CN102682835B - 动态随机存取存储器的控制方法及控制器 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 42
- 230000007704 transition Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000009466 transformation Effects 0.000 description 4
- 238000000844 transformation Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003139 buffering effect Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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Abstract
本发明提供的控制器适用于动态随机存取存储器，包含判断模块、决定模块和传送模块。判断模块用以判断第一指令与第三指令间的一地址内容差异。决定模块用以根据该地址内容差异决定第二指令的一缓冲地址内容。传送模块用以依序将该第一指令、该第二指令及该第三指令发送至该动态随机存取存储器。
Description
技术领域
本发明与动态随机存取存储器(dynamic random access memory，DRAM)相关，并且尤其与安排动态随机存取存储器的控制命令顺序的方法相关。
背景技术
动态随机存取存储器具有成本低、电路结构简单、单位面积密度高等优点，因此被广泛应用在多种消费性电子产品中，例如常被用以做为个人电脑中的主存储器。一般而言，电子装置透过一存储器控制器对动态随机存取存储器进行读取或写入数据等操作。以读取数据的状况为例，存储器控制器首先会发送一启动(ACTIVE)指令，指定特定列地址，要求动态随机存取存储器将特定数据列中的内容载入其存储存储库(memory bank)中。接着，存储器控制器会发送一读取(READ)指令，指定特定存储库地址和栏地址，以表示将取出暂存于哪一个存储库中哪一个栏位的数据。
为了提升运作效率，存储器控制器通常会连续发送多个指令给动态随机存取存储器。然而，现有的存储器控制器在对动态随机存取存储器发送指令时，并未考量指令和指令间的差异在信号线上造成的扰动杂讯。举例而言，若存储器控制器连续对动态随机存取存储器发送两个读取指令，而这两个指令中的地址内容分别为十六进位制的0x0000和0xffff，则存储器控制器将其地址输出端信号由0x0000切换为0xffff时，用以传输地址内容的信号线上会出现因十六个同时发生的双态变换(toggle)导致的杂讯。前后两地址内容切换时对应的双态变换数量愈大，杂讯愈大，对原始信号内容造成的干扰也愈严重，甚至会导致信号线另一端的动态随机存取存储器误判指令内容。
现今的电子装置大多以提升运作效率和数据量为发展趋势，然而，上述干扰情况却会随着时脉速度和信号线数量的增加而加剧。若欲降低干扰程度而采用高层数的印刷电路板，将使得电子产品的硬体成本大幅上升，并非良策。
发明内容
为解决上述问题，本发明提出用以配合动态随机存取存储器的控制方法及控制器。透过适当安排发送至动态随机存取存储器的指令内容和指令顺序，根据本发明的方法及控制器可减少信号线上瞬间发生的双态变换数量，进而降低相对应的杂讯干扰。藉此，采用根据本发明的方法及控制器的电子装置可操作在更高的时脉速度而毋须增加印刷电路板(PCB)的屏蔽(shield)数量以降低杂讯。
根据本发明的一具体实施例为一种适用于一动态随机存取存储器的控制方法，包含判断第一指令与第三指令间的一地址内容差异，根据该地址内容差异决定至少第二指令的多个缓冲地址内容，以及依序将该第一指令、该至少第二指令及该第三指令发送至该动态随机存取存储器。其中，该第一指令与该第三指令分别为第一类指令，该至少第二指令分别为第二类指令。
根据本发明的另一具体实施例亦为一种适用于一动态随机存取存储器的控制方法，包含判断第一指令与第三指令间的一地址内容差异是否大于一预设门槛值，以及当该地址内容差异大于该预设门槛值，根据该地址内容差异决定至少第二指令的多个缓冲地址内容，并依序将该第一指令、该至少第二指令及该第三指令发送至该动态随机存取存储器。其中，该第一指令与该第三指令分别为第一类指令，该至少第二指令分别为第二类指令。
相较于先前技术，根据本发明的控制方法及存储器控制器具有可有效降低杂讯和成本较低等优点。关于本发明的优点与精神可以藉由以下发明详述及附图得到进一步的了解。
附图说明
本发明将藉由下列附图及说明，得一更深入的了解：
图1为根据本发明的一具体实施例中的存储器控制方法流程图。
图2为根据本发明的另一具体实施例中的存储器控制方法流程图。
图3为根据本发明的一具体实施例中的存储器控制器的电路方块图。
图4为根据本发明的另一具体实施例中的存储器控制器的电路方块图。
附图中所包含的各元件列示如下：
S11～S13：流程步骤 S21～S24：流程步骤
30、40：控制器 32：第一判断模块
42：第二判断模块 34、44：决定模块
36、46：传送模块 60：动态随机存取存储器
具体实施方式
依照所包含的地址内容，由存储器控制器发送至动态随机存取存储器的指令可大致分为两类。第一类指令包含较多的地址信息，亦即指令中的地址栏位的利用率较高。举例而言，要求动态随机存取存储器将特定数据列中的内容载入存储库的启动(ACTIVE)指令必须包含该特定数据列的地址，因此属于第一类指令。写入(WRITE)指令和读取(READ)指令分别包含用以指定特定存储库和栏位的地址，亦属于第一类指令。此外，模态暂存器组(mode register set，MRS)指令也可归类为上述第一类指令。相对地，第二类指令指包含较少或完全不包含地址信息的指令。举例而言，空操作(No Operation，NOP)指令、仅将指定存储库中已启动的特定列释放的预先充电(PRECHARGE)指令和要求动态随机存取存储器更新所有储存内容的更新(Refresh)指令皆可被归类为此处所谓的第二类指令。
于根据本发明一实施例中的控制方法及存储器控制器，两个第一类指令之间可安插至少一个第二类指令，以提供缓冲效果。藉由适当重新安排发送至动态随机存取存储器的指令内容和指令顺序，根据本发明的控制方法及存储器控制器能有效减少信号线上同时发生的双态变换量，进而降低相对应的杂讯干扰。
请参阅图1，图1为根据本发明的一具体实施例中的控制方法流程图。假设将由控制端发送至动态随机存取存储器的第一指令与第三指令皆属于包含较多地址信息的第一类指令。举例而言，第一指令可能为一写入指令而第三指令可能为一启动指令，但不以此为限。如图1所示，该方法首先执行步骤S11，判断第一指令与第三指令间的一地址内容差异。假设第一指令和第三指令中的地址内容分别为十六进位制的0x0000和0xffff，则步骤S11判断所得的地址内容差异即为0xffff。
接着，步骤S12为根据该地址内容差异(0xffff)决定第二指令中的缓冲地址内容。举例而言，此第二指令可为一预先充电指令。实务上，预先充电指令仅利用其地址栏位中的少数几个位元来指定将被预先充电的存储库的地址。在接收一预先充电指令后，动态随机存取存储器通常仅判读用以指定存储库的地址栏位内容，并忽略该指令中其他地址栏位的内容。于此实施例中，该等被动态随机存取存储器忽略的地址栏位即可用以填写提供缓冲效果的内容。举例而言，假设该第二指令的地址内容原本为十六进位制的0x3000，其中的后三位数字000(对应于十二位元)所表示者皆为可忽略的地址栏位。在步骤S12中，该第二指令的地址内容可被修改为0x30ff，成为上述缓冲地址内容。接着，步骤S13再依序将该第一指令、该第二指令及该第三指令发送至该动态随机存取存储器。
以第一指令、第二指令、第三指令的地址栏位内容分别为十六进位制的0x0000、0x30ff、0xffff的情况为例。倘若直接依序发送第一指令和第三指令，存储器控制器将其地址输出端信号由0x0000切换为0xffff时，用以传输地址内容的信号线上会出现因十六个同时发生的双态变换导致的杂讯。相对地，于上述根据本发明的实施例中，用以传输地址内容的信号线上的信号会先由0x0000切换为0x30ff，仅发生十个双态变换。接着，地址信号再由0x30ff切换为0xffff时则是仅发生六个双态变换。由此可看出，在第一指令和第三指令间插入第二指令后，每次切换指令时出现的双态变换数量都低于直接连续发送第一指令和第三指令时所出现的数量。
再举例而言，假设控制端必须在第三指令后送出另一读取指令(亦属于前述第一类指令)，且该读取指令的地址栏位内容为0x000f。根据图1所示之控制方法，该控制端可以在第三指令和该读取指令间安排一个第二类指令，例如一空操作指令，并根据这两个指令间的地址内容差异0xfff0，将该空操作指令的地址栏位内容设计为0xf00f。如此一来，用以传输地址内容的信号线上的信号会先由0xffff切换为0xf00f，再由0xf00f切换为0x000f；这两次切换分别发生八个、四个双态变换，皆少于直接将地址信号由0xffff切换为0x000f时所发生的十二个双态变换。
须说明的是，由于动态随机存取存储器并不会考虑第二指令中0x30ff的后三位数字，将第二指令的地址内容修改为0x30ff不会在控制上对动态随机存取存储器产生影响。同样地，动态随机存取存储器并不会考虑上述空操作指令的地址栏位内容，将其地址栏位内容修改为0xf00f亦不会在控制上对动态随机存取存储器产生影响。
综述前述两个范例，控制端发送至动态随机存取存储器的指令可依序为写入指令、预先充电指令、启动指令、空操作指令、读取指令，而各指令的地址栏位内容分别为0x0000、0x30ff、0xffff、0xf00f、0x000f。由此可看出，每两个第一类指令之间被安插至少一个包含适当地址栏位内容的第二类指令，以提供缓冲效果。采用根据本发明的控制方法可减少信号线上同时发生的双态变换量，进而降低相对应的杂讯干扰。藉此，采用根据本发明的方法的电子装置可操作在更高的时脉速度而毋须增加印刷电路板(PCB)的屏蔽(shield)数量以降低杂讯。实务上，发送至动态随机存取存储器的指令及其地址内容皆不以前揭范例中所描述者为限。
于本发明的其他实施例中，除了第一指令和第三指令的地址内容差异，与动态随机存取存储器相关的信号线路配置亦可为决定缓冲地址内容的参考依据。举例而言，在决定要先改变哪些地址栏位中的内容时，可考量该等地址信号线彼此之间在实体上的距离和相邻关系。借着避免两邻近地址信号线同时发生双态变换，可进一步降低因信号线间的相互耦合(coupling)造成的干扰杂讯。此外，由于电源线路(包含接地线路)能提供一定程度的隔绝杂讯效果，同时改变分别位于电源线路两侧的地址信号线的电压所造成的杂讯小于不存在电源线路时的情况。因此，晶片中或印刷电路板上的电源线路配置也可以做为决定该缓冲地址内容的参考依据。
请参阅图2，图2为根据本发明的另一具体实施例中的控制方法流程图。该方法首先执行步骤S21，判断将被先后发送至动态随机存取存储器的第一指令与第三指令间的一地址内容差异是否大于一预设门槛值。若步骤S21的判断结果为是，该方法即执行步骤S22，根据该地址内容差异决定第二指令的一缓冲地址内容。接着，步骤S23为依序将该第一指令、该第二指令及该第三指令发送至动态随机存取存储器。相对地，若步骤S21的判断结果为否，该方法将执行步骤S24，直接依序将该第一指令及该第三指令发送至动态随机存取存储器。
本实施例与图1所示的控制方法的主要差异在于，是否安插第二指令为选择性的。若前后两个第一类指令(第一指令和第三指令)的地址内容差异不大，意即，即使直接依序发送这两个指令也不会发生太多的双态变换，因此，在两指令间插入一个第二类指令不一定是必要的。举例而言，步骤S21所判断者可为该地址内容差异所对应的双态变换数量是否大于八，或者是直接判断该地址内容差异本身是否大于某个十六进位数字。这种控制方法同样能有效达成控制双态变换数量的效果。与先前的实施例相同的是，与该动态随机存取存储器相关的一信号线路配置或一电源线路配置亦可为步骤S22中决定该缓冲地址内容的参考依据。
需特别注意的是，重新安排发送至动态随机存取存储器的指令内容和指令顺序的方法并非毫无限制。将后续第二类指令前移以与第一类指令交叉排列时，应注意重新安排后的指令顺序仍须符合动态随机存取存储器规格的限制。例如：更新(Refresh)指令的最大时间间隔限制。此外，对于预先充电(PRECHARGE)指令的前移，由于其操作为将指定存储库中已启动的特定列释放，应注意其不可被移至对同一指定存储库的写入(WRITE)指令和读取(READ)指令之前。
请参阅图3，图3为根据本发明的一具体实施例中适用于动态随机存取存储器的控制器的电路方块图。该控制器30包含第一判断模块32、一决定模块34和一传送模块36，并用以控制动态随机存取存储器60。须说明的是，实务上，控制器30可包含其他未显示于图中的电路元件。第一判断模块32用以判断第一指令与第三指令间的一地址内容差异。决定模块34则用以根据该地址内容差异决定第二指令的一缓冲地址内容。在决定模块34决定第二指令中的缓冲地址内容后，传送模块36负责依序将该第一指令、该第二指令及该第三指令发送至动态随机存取存储器60。关于控制器30的运作方式可参考先前与图1相关的介绍，因此不再赘述。
请参阅图4，图4为根据本发明的另一具体实施例中适用于动态随机存取存储器的控制器的电路方块图。该控制器40包含第二判断模块42、一决定模块44和一传送模块46，并用以控制动态随机存取存储器60。须说明的是，实务上，控制器40可包含其他未显示于图中的电路元件。第二判断模块42用以判断第一指令与第三指令间的一地址内容差异是否大于一预设门槛值。若该地址内容差异大于该预设门槛值，决定模块44即根据该地址内容差异决定第二指令的一缓冲地址内容。在决定模块44决定该缓冲地址内容后，传送模块46负责依序将该第一指令、该第二指令及该第三指令发送至动态随机存取存储器60。相对地，若该地址内容差异小于该预设门槛值，则传送模块46系直接依序将该第一指令及该第三指令发送至动态随机存取存储器60。关于控制器40的运作方式可参考先前与图2相关的介绍，因此不再赘述。
如上所述，透过适当安排发送至动态随机存取存储器的指令内容和指令顺序，根据本发明的控制方法及控制器，可减少信号线上同时发生的双态变换量，进而降低相对应的杂讯干扰、增加信号传输的稳定性。藉此，采用根据本发明的方法及控制器的电子装置可操作在更高的时脉速度，而毋须采用成本昂贵的印刷电路板来降低杂讯，亦即强化系统高速时的耐受度且减低印刷电路板的成本。
藉由以上较佳具体实施例的详述，希望能更加清楚描述本发明的特征与精神，而并非以上述所揭示的较佳具体实施例来对本发明的范畴加以限制。相反地，其目的是希望能涵盖各种改变及具相等性的安排于本发明所欲申请的专利范围的范畴内。
Claims (27)
1.一种适用于一动态随机存取存储器的控制方法，包含：
判断第一指令与第三指令间的一地址内容差异；
根据该地址内容差异决定至少第二指令的多个缓冲地址内容；以及
依序将该第一指令、该至少第二指令及该第三指令发送至该动态随机存取存储器；
其中，该第一指令与该第三指令分别为第一类指令，该至少第二指令分别为第二类指令。
2.如权利要求1所述的控制方法，其特征在于，该第一类指令为一可使用全部地址内容位元的指令，以及该第二类指令为一仅使用部分或不使用地址内容位元的指令。
3.如权利要求2所述的控制方法，其特征在于，该可使用全部地址内容位元的指令包括一模态暂存器组指令、一启动指令、一写入指令或一读取指令。
4.如权利要求2所述的控制方法，其特征在于，该仅使用部分或不使用地址内容位元的指令包括一更新指令、一空操作指令或一预先充电指令。
5.如权利要求1所述的控制方法，其特征在于，根据该地址内容差异决定该至少第二指令的该多个缓冲地址内容的步骤包含参考该动态随机存取存储器相关的一信号线路配置或一电源线路配置以决定该多个缓冲地址内容。
6.如权利要求1所述的控制方法，其特征在于，该第一指令、该第二指令、以及该第三指令的发送顺序及发送内容符合动态随机存取存储器规格的限制。
7.一种适用于一动态随机存取存储器的控制方法，包含：
判断第一指令与第三指令间的一地址内容差异是否大于一预设门槛值；
当该地址内容差异大于该预设门槛值，根据该地址内容差异决定至少第二指令的多个缓冲地址内容；以及
依序将该第一指令、该至少第二指令及该第三指令发送至该动态随机存取存储器；
其中，该第一指令与该第三指令分别为第一类指令，该至少第二指令分别为第二类指令。
8.如权利要求7所述的控制方法，其特征在于，进一步包含：
当该地址内容差异小于该预设门槛值，依序将该第一指令及该第三指令发送至该动态随机存取存储器。
9.如权利要求7所述的控制方法，其特征在于，该第一类指令为一可使用全部地址内容位元的指令，以及该第二类指令为一仅使用部分或不使用地址内容位元的指令。
10.如权利要求9所述的控制方法，其特征在于，该可使用全部地址内容位元的指令包含一模态暂存器组指令、一启动指令、一写入指令或一读取指令。
11.如权利要求9所述的控制方法，其特征在于，该仅使用部分地址内容位元的指令包含一更新指令、一空操作指令或一预先充电指令。
12.如权利要求7所述的控制方法，其特征在于，当该地址内容差异大于该预设门槛值，根据该地址内容差异决定该至少第二指令的该多个缓冲地址内容还包含参考该动态随机存取存储器相关的一信号线路配置或一电源线路配置以决定该缓冲地址内容。
13.如权利要求7所述的控制方法，其特征在于，该第一指令、该第二指令、以及该第三指令的发送顺序及发送内容符合动态随机存取存储器规格的限制。
14.一种适用于一动态随机存取存储器的控制器，包含：
一判断模块，用以判断第一指令与第三指令间的一地址内容差异；
一决定模块，用以根据该地址内容差异决定至少第二指令的多个缓冲地址内容；以及
一传送模块，用以依序将该第一指令、该至少第二指令及该第三指令发送至该动态随机存取存储器；
其中，该第一指令与该第三指令分别为第一类指令，该至少第二指令分别为第二类指令。
15.如权利要求14所述的控制器，其特征在于，该第一类指令为一可使用全部地址内容位元的指令，以及该第二类指令为一仅使用部分或不使用地址内容位元的指令。
16.如权利要求15所述的控制器，其特征在于，该可使用全部地址内容位元的指令包含一模态暂存器组指令、一启动指令、一写入指令或一读取指令。
17.如权利要求15所述的控制器，其特征在于，该仅使用部分或不使用地址内容位元的指令包含一更新指令、一空操作指令或一预先充电指令。
18.如权利要求14所述的控制器，其特征在于，该决定模块决定该多个缓冲地址内容时，还包含参考该动态随机存取存储器相关的一信号线路配置或一电源线路配置以决定该多个缓冲地址内容。
19.如权利要求14所述的控制器，其特征在于，该第一指令、该第二指令以及该第三指令的发送顺序及发送内容符合动态随机存取存储器规格的限制。
20.如权利要求14所述的控制器，其特征在于，该判断模块还具有一预设门槛值，供判断该地址内容差异是否大于该预设门槛值。
21.如权利要求20所述的控制器，其特征在于，该决定模块用以于该地址内容差异大于该预设门槛值时，根据该地址内容差异决定该至少第二指令的多个缓冲地址内容。
22.如权利要求20所述的控制器，其特征在于，当该地址内容差异小于该预设门槛值，该传送模块依序将该第一指令及该第三指令发送至该动态随机存取存储器。
23.如权利要求20所述的控制器，其特征在于，该第一类指令为一可使用全部地址内容位元的指令，以及该第二类指令为一仅使用部分或不使用地址内容位元的指令。
24.如权利要求23所述的控制器，其特征在于，该可使用全部地址内容位元的指令包含一模态暂存器组指令、一启动指令、一写入指令或一读取指令。
25.如权利要求23所述的控制器，其特征在于，该仅使用部分或不使用地址内容位元的指令包含一更新指令、一空操作指令或一预先充电指令。
26.如权利要求20所述的控制器，其特征在于，该决定模块决定该多个缓冲地址内容时，还包含参考该动态随机存取存储器相关的一信号线路配置或一电源线路配置决定该多个缓冲地址内容。
27.如权利要求20所述的控制器，其特征在于，该第一指令、该第二指令以及该第三指令的发送顺序及发送内容符合动态随机存取存储器规格的限制。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110065835.1A CN102682835B (zh) | 2011-03-11 | 2011-03-11 | 动态随机存取存储器的控制方法及控制器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110065835.1A CN102682835B (zh) | 2011-03-11 | 2011-03-11 | 动态随机存取存储器的控制方法及控制器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102682835A CN102682835A (zh) | 2012-09-19 |
| CN102682835B true CN102682835B (zh) | 2015-05-13 |
Family
ID=46814622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110065835.1A Active CN102682835B (zh) | 2011-03-11 | 2011-03-11 | 动态随机存取存储器的控制方法及控制器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102682835B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN104123231B (zh) * | 2013-04-24 | 2017-04-19 | 晨星半导体股份有限公司 | 存储器地址产生方法 |
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| CN101763244A (zh) * | 2010-01-21 | 2010-06-30 | 北京龙芯中科技术服务中心有限公司 | 存储器与寄存器之间的数据传输装置和方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006040382A (ja) * | 2004-07-27 | 2006-02-09 | Sony Corp | デジタルデータの記録装置および記録方法 |
| EP2156301B1 (en) * | 2007-04-18 | 2011-11-30 | Mediatek Inc. | Method and apparatus for data address tracing |
| JP2010086009A (ja) * | 2008-09-29 | 2010-04-15 | Hitachi Ltd | 記憶装置およびメモリ制御方法 |
-
2011
- 2011-03-11 CN CN201110065835.1A patent/CN102682835B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN102682835A (zh) | 2012-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20201022 Address after: No. 1, Xingzhu Road, Hsinchu Science Park, Taiwan, China Patentee after: MEDIATEK Inc. Address before: 518057, Guangdong, Shenzhen hi tech Zone, South District, science and technology, South ten road, Shenzhen Institute of Aerospace Science and technology innovation, C block, building 4 Patentee before: Mstar Semiconductor,Inc. Patentee before: MEDIATEK Inc. Effective date of registration: 20201022 Address after: 4 / F, block C, Shenzhen Aerospace Science and Technology Innovation Research Institute, science and technology south 10th Road, South District, Shenzhen high tech Zone, Guangdong Province Patentee after: Mstar Semiconductor,Inc. Patentee after: MEDIATEK Inc. Address before: 518057, Guangdong, Shenzhen hi tech Zone, South District, science and technology, South ten road, Shenzhen Institute of Aerospace Science and technology innovation, C block, building 4 Patentee before: Mstar Semiconductor,Inc. Patentee before: MSTAR SEMICONDUCTOR Inc. |
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| TR01 | Transfer of patent right |