JP2001519960A

JP2001519960A - プログラマブル・メモリを具備するデバイスおよびプログラミング方法

Info

Publication number: JP2001519960A
Application number: JP53929899A
Authority: JP
Inventors: ロックナー，ウィリアム
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1998-02-02
Filing date: 1998-12-18
Publication date: 2001-10-23
Also published as: US6041007A; EP0972286A4; EP0972286A1; WO1999039350A1

Abstract

(57)【要約】好ましくは電子校正されたセンサ（１００）であるデバイスは、校正回路（１０４）に結合された出力を具備する検出素子(１０２)を含む。校正回路(１０４)は、ＥＥＰＲＯＭ(１１４)を含む。ＥＥＰＲＯＭヒューズ（２０４）は、ＥＥＰＲＯＭ（１１４）に関連して用いられ、プログラミング・ディセーブル論理状態では、書き込み／消去プログラム論理(２０８)をディセーブルする。ＥＥＰＲＯＭヒューズ（２０４）は、有効なヒューズ・オーバライド信号（２３２）のときにのみ消去でき、その入力は最終的にパッケージングされたデバイスではアクセス不能である。

Description

【発明の詳細な説明】プログラマブル・メモリを具備するデバイスおよびプログラミング方法発明の分野本発明は、一般に、プログラマブル・メモリに関する。説明される手法は、センサおよびセンサ校正に有用であり、特に電子校正されたセンサで用いられるＥＥＰＲＯＭ(electronically erasable programmable read only memory)およびそのプログラミング方法に関する。発明の背景世間は、物理的な現象を検出して、この現象に応答して信号を与えるセンサ・デバイスで溢れている。例えば、温度計(thermometer)は、物理的な状態である温度を、視覚的な信号であるガラス柱内の水銀の高さに変換する。温度検出デバイスの別の例として、物理的な状態である温度を電気信号に変換する熱電対(the rmocouple)がある。有用であるためには、センサ信号は特定の物理的な現象と対応するように理解されなければならない。例えば、温度計は、温度の程度を示すためにガラス柱上に目盛を有する。もちろん、この目盛は意味を持つようにガラス柱上の適切な位置になければならず、目盛を適切に配置するためのプロセスは校正(calibra tion)という。校正中に、センサは既知の物理的な状態に置かれ、その応答が観察される。既知の状態に対するセンサの応答を観察することにより、広い範囲の状態に対してセンサ応答を予測できる。圧力センサは、圧力、例えば、タイヤ内の空気圧力の量、を表す信号を与えるデバイスである。他の種類のセンサと同様に、圧力センサは有用であるためには校正を必要とする。圧電抵抗圧力センサ(piezoresistive pressure sensor)として知られる特定の種類の圧力センサは、圧力を表す電圧信号を与える。圧電抵抗圧力センサには、使用上の問題点が多数ある。例えば、圧電抵抗検出素子は、比較的低いレベルの電圧信号を与える。さらに、圧電抵抗検出素子の与える信号は、温度変化の影響を受けやすく、圧力の変化と線形的に変化しないことがある。さらに、信号電圧特性は、検出素子毎に一貫性がないことがある。従って、広い範囲の動作温度および圧力において十分に正確な高レベルのセンサ出力を与えるセンサ製品のためには、特殊な信号調整回路 (signal conditioning circuitry)が必要とされる。重要な点は、このデバイスは、低コストかつ高いレベルのバーツ単位の再現性で量産が可能でなければならない。ほとんどの低コストの信号調整手法は、校正プロセス中に調整されるアナログ回路を利用する。例えば、抵抗網(resistor networks)に結合された増幅器回路を利用することが知られている。このような一つの用途では、抵抗網は可融リンク(fusible links)によって結合された多数の抵抗素子を含む。利用可能な調整の程度は限られるが、増幅器網から許容可能な出力を与えるために、さまざまな抵抗値を確立できる。別の用途では、抵抗網はレーザ・トリミング可能な抵抗素子を含む。校正プロセス中に、抵抗素子はレーザを利用してトリミングされ、増幅器網から許容可能な出力を与えるために適切な抵抗値を達成する。いずれの用途においても、リンクを溶かすために、および／または素子をレーザ・トリミングするために、回路へのアクセスが処理中に必要になることがある。従って、製造処理オプションは制限される。また、特定の用途では、オフセット，感度および線形性は、独立して補償するのが困難なことがある。さらに、校正に続く処理工程では、最終製品で訂正できないエラーを生じることがある。また、レーザ・トリミング・プロセスは高価な処理ハードウェアを必要とし、サイクル時間が増加する。別の設計では、検出素子の電子校正(electronic calibration)を行う。電子校正用に適応されたセンサは、適切な信号調整回路を介してセンサ素子に結合され、かつ校正アルゴリズムが格納されたメモリに結合されたマイクロプロセッサを含む。処理中に、検出素子はさまざまな既知の動作条件下で試験される。校正値が確立され、メモリに保存される。動作時に、これらのデータはセンサによってアクセス・利用され、信頼性の高いセンサ出力を与える。一般に、このメモリはＥＥＰＲＯＭ(electronically erasable programmable read only memory)であり、校正データはセンサの製造中に、あるいはアプリケーションにインストールされてから、このメモリに書き込むことができる。用途および製造しやすさにおける柔軟性の結果、電子校正されたセンサは極めて望ましい。電子校正されたセンサは過酷な環境で利用されるのが一般的である。例えば、圧力センサは、産業処理プラント，内燃エンジン・コントローラなどで用いられる。これらの環境は、物理的に苛酷なだけでなく、電子的にノイズが多いのは珍しくない。例えば、自動車における内燃エンジンを制御する用途では、センサが受ける電気ノイズをいくつかあげると、電気的な環境では点火火花ノイズ(ignition spark noise)，燃料噴射器ドライバ・ノイズおよび高電力のパルス幅変調モータ・コントローラ・ノイズが含まれる。従って、メモリに格納された校正データを電子ノイズによる破損および／または誤った消去から保護することは極めて重要である。ＥＥＰＲＯＭデバイスの誤った書き込みまたは消去は、デバイスの一部を形成する書き込み／消去デジタル制御論理のランダムなパワー・アップ状態によって生じることがある。また、センサ・モジュールのアクセス可能なピン上の適切な順序の外部ランダム・イベントがこのセンサ・モジュールを書き込みまたは消去モードにすると、データは誤って上書きされることがある。このようなランダムなイベントは、センサ動作環境における電気ノイズに起因することがある。ＥＥＰＲＯＭメモリを利用する電子デバイスのメモリを保護するために、多くの方法が採用されてきた。例えば、書き込み／消去デジタル制御論理のランダムなパワー・アップ状態に起因する誤った書き込みまたは消去から保護するため、パワーオン・リセット（ＰＯＲ：power-on reset）回路がよく用いられる。ＰＯＲ回路は、書き込み／消去デジタル制御論理が常に安全なライトプロテクト・モード(write protect mode)でパワーオンすることを保証する。しかし、全ての可能な電子ノイズ状態に対して保護するようにＰＯＲを設計することは極めて困難であり、ＰＯＲは回路設計において貴重なダイ面積を必要とし、またＰＯＲはパワーオン状態に対してのみ保護し、パワーアップ後に生じる状態に対しては保護しない。ある従来技術では、データの機密性を維持するために、メモリ・デバイス内の電子的に消去可能な(ＥＥ：electrically erasable)ヒューズ構造が教示されている。このデータは、ヒューズをセットするとアクセス不可能である。ヒューズをリセットすると、データが消去される。この構成は、データの不正な、あるいは誤った書き込みまたは消去からデータを保護しない。従って、保護されたＥＥＰＲＯＭを含む、コスト効率的な電子校正されたセンサ・デバイスが必要とされる。好適なデバイスは、電子ノイズの多い状態を含め、すべての動作状態下で、ＥＥＰＲＯＭに書き込まれたデータを堅牢に保護する。さらに、このデバイスは回路実装において効率的であり、許された再プログラミングが可能であり、直接試験可能であり、集積回路（ＩＣ）パッケージでパッケージングされたときに余分なピンを必要としない。図面の簡単な説明第１図は、本発明の好適な実施例による検出デバイス用の信号調整回路を示す概略図である。第２図は、本発明の好適な実施例によるＥＥＰＲＯＭデバイスを示すブロック図である。第３図は、第２図に示すデバイスで用いられるＥＥＰＲＯＭヒューズ・セルを示す概略図である。第４図は、本発明の好適な実施例よるＥＥＰＲＯＭデバイスをプログラミングする方法を示すフロー図である。好適な実施例の詳細な説明電子校正されたセンサでは、検出素子出力は、ＥＥＰＲＯＭを内蔵する校正回路または信号処理回路に結合される。校正回路は、演算効率が高く、かつ利用可能なセンサ出力信号を与えるために検出素子出力を線形化し、スケーリングすべく動作可能となるように適応される。メモリは、ランダムなパワーアップ状態またはランダム・ノイズに起因する誤った書き込みおよび／または消去に対してメモリを保護するためのＥＥＰＲＯＭフューズを含むメモリ保護回路を内蔵する。検出デバイスは、好ましくは、校正後の処理エラーを防ぐために、校正の前に製造・パッケージングされる。校正データはＥＥＰＲＯＭに書き込まれ、メモリ保護回路はイネーブルされる。なお、メモリ保護回路は、圧力検出デバイスに関連した好適な実装の点から説明するが、任意のＥＥＰＲＯＭ用途にも用いられる。従って、圧電抵抗圧力検出デバイスに関連した好適な一例としての実装ついての以下の説明により、本発明の用途は制限されるものではない。第１図を参照して、好適な実施例によるセンサ１００を示し、このセンサは信号調整回路１０４に結合された検出素子１０２を含む。信号調整回路１０４は、好ましくは、シングル・チップ集積回路として構成され、圧力信号前調整回路(p ressure signal pre-conditioning circuitry)１０６，温度信号前調整回路１０８，マルチプレクサ１１０，アナログ−デジタル／デジタル−アナログ・コンバータ（ＡＤＣ／ＤＡＣ）１１２，ＥＥＰＲＯＭ１１４，制御メモリ・レジスタ１１６，多項式計算機(polynomial calculator)１１８，入力／出力（Ｉ／Ｏ）コントローラ１２０，出力フィルタ１２２および出力ドライバ１２４を含む。回路１０４は、当技術分野で周知なように上記の回路素子に適切に結合された出力を有するクロック発生器１２８に結合された発振器１２６をさらに含む。さらに、当業者であれば、適切な設計慣習に従って、回路１０４は過電圧保護，動作電圧発生器，パワー・オン・リセット機能およびテスト論理（図示せず）をさらに含むことが理解されよう。検出素子１０２は、好ましくは、圧力を表す信号を与えるために、当技術分野で周知なように、半導体ダイの一部として形成された圧電抵抗検出素子である。好適な実装では、検出素子１０２は個別の素子として形成して、信号調整回路１０４に結合してもよく(第１図に示すように)、あるいは処理回路チップの一部として一体形成してもよい。検出素子１０２は、温度信号をさらに与える。別の実施例では、温度信号を与えるために、個別の温度検出デバイスを内蔵してもよい。検出素子１０２の出力は比較的低いレベルの信号であり、一般に温度とともに変化し、実質的なパーツ単位のばらつきがある。また、検出素子１０２の出力は、特定の非線型特性を含むことがある。そのため、検出素子１０２の出力は、利用可能な電圧範囲内で温度補償され実質的に線形な信号を与えるために、信号処理回路１０４によって処理される。具体的には、検出素子１０２の圧力出力および温度出力は、圧力前調整回路１０６および温度前調整回路１０８にそれぞれ結合され、検出素子１０２の出力信号をまず濾波し、増幅し、そしてこれらの信号にオフセットを適用する。次に、前調整された圧力信号および温度信号は、マルチプレクサ１１０を介してＡＤＣ／ＤＡＣ１１２に選択的に結合される。ＡＤＣ／ＤＡＣ１１２は、デジタル圧力信号およびデジタル温度信号をそれぞれ与えるために、前調整された信号を処理する。ＡＤＣ／ＤＡＣ１１２から、デジタル圧力信号およびデジタル温度信号は、バス１３０を介して制御レジスタ１１６および多項式計算機１１８に結合される。ＥＥＰＲＯＭ１１４は、データ格納部、さらに具体的には、補償済み圧力センサ信号を与える上で多項式計算機１１８によって用いられる複数の校正データ用の格納部、を含む。多項式計算機１１８からの出力信号は、バス１３０を介してＡＤＣ／ＤＡＣ１１２に結合され、ここでデジタル出力信号はアナログ出力信号に戻される。アナログ出力信号は、フィルタ１２２を利用して濾波され、出力ドライバ１２４によって出力するために増幅される。Ｉ／Ｏ制御デバイス１２０は、最小数のピン１３２を利用しながら、外部からセンサ１００に対して、ＥＥＰＲＯＭ１１４への書き込みなど、アクセスおよび処理する機能を行う。第２図を参照して、ＥＥＰＲＯＭ１１４は、以下で説明するように動作可能に結合された、メモリ・アレイ２０２，ＥＥＰＲＯＭヒューズ２０４，ヒューズ・アドレス・デコーダ２０６，プログラミング論理２０８およびパワーオン・リセット（ＰＯＲ）２１４を含む。メモリ・アレイ２０２は、アドレス・バス２１０を介して、当技術分野で周知なようにアクセスされ、データ・バス２１２を介してデータをやり取りする。さらに、イネーブルされると、プログラミング論理２０８は、メモリ・アレイ２０２に書き込みあるいは消去するために、標準的なＥＥＰＲＯＭプログラミング原理に基づいて動作する。パワーオン・リセット回路２１４は標準的な構造で、ＯＲゲート２２２を介してプログラミング論理２０８のリセット入力２３０に結合される。好適な実施例では、パワーオン・リセット２１４は、プログラミング論理２０８のランダムなパワー・アップによって生じるであろう、ＥＥＰＲＯＭメモリ・アレイ２０２およびＥＥＰＲＯＭヒューズ２０４の誤ったプログラミングを防ぐために、センサ１００の製造中にのみ利用される。ＰＯＲ２１４は動作環境で機能する必要はないので、当技術分野で容易に入手可能な簡単な設計でもよい。また、以下で説明するように、最終的にプログラムされた状態では、ＰＯＲ２１４の出力は実質的にディセーブルされる。ヒューズ・オーバライド信号(fuse override signal)２３２は、ヒューズ・オーバライド端子２２４を介して入力され、インバータ２１６を介してバッファされる。センサ１００の製造時に、ヒューズ・オーバライド信号２３２は、メモリ・アレイ２０２およびＥＥＰＲＯＭヒューズ２０４の消去を可能にするために用いられる。ＥＥＰＲＯＭセルの状態はＥＥＰＲＯＭ１１４の製造工程中に一般に未知で、制御されないので、消去が必要になる。ヒューズ・オーバライド信号２３２は、インバータ２１６への入力が抵抗器２２６を介して通常グランドすなわちロー(low)にされるので、通常ハイ(high)に保持される。ヒューズ・オーバライド信号２３２は、プログラミング論理２０８のヒューズ消去ディセーブル(fus e erase disable)入力２２８に結合され、ハイのとき、プログラミング論理２０８がＥＥＰＲＯＭヒューズ２０４を消去するのをディセーブルする。電圧、すなわちハイ信号が端子２２４に印加されると、インバータ２１６の出力、すなわちヒューズ・オーバライド信号２３２はローになり、そのためＥＥＰＲＯＭヒューズ２０４の初期消去のためにプログラミング論理２０８をイネーブルする。メモリ・アレイ２０２は、プログラミング論理２０がイネーブルされたときにのみ、消去あるいは書き込みができ、プログラミング論理２０８は、その入力２３０がローのときにのみイネーブルされる。これは、ＥＥＰＲＯＭヒューズ２０４が未プログラム（消去）状態であり、かつ以下で説明するように他のプログラミング論理と関連している場合にのみ生じる。ＥＥＰＲＯＭヒューズ２０４は、第３図においてさらに詳しく示される。ＥＥＰＲＯＭヒューズ２０４は、２つの通常ＥＥＰＲＯＭビット・セルを構成する第１セル３０２および第２セル３０４を含む。第１セル３０２および第２セル３０４のそれぞれは、第２トランジスタ３０８，３１２に結合された第１トランジスタ３０６，３１０を含む。第２トランジスタ３０８，３１２のそれぞれは、浮動ゲート３１４，３１６をそれぞれ有する。第２トランジスタ３０８，３１２の浮動ゲート３１４，３１６のそれぞれは、互いに結合される。浮動ゲート３１４，３１６は結合されるので、トランジスタ３１２の閾値電圧はトランジスタ３０８の閾値電圧と一致する。なお、第２セル３０４の第１トランジスタ３１０は、メモリ・アレイ（第２図において参照番号２０２として示される）から切断されている。第２トランジスタ３０８，３１２のそれぞれは、制御ライン３３３に共通に結合された制御ゲート３２２，３２６をさらに含む。第２セル３０４の第１トランジスタ３１０は、プルアップ・デバイス３２８に結合されたドレイン端子３３５を有し、第２セル３０４の第２トランジスタ３１２は、プルダウン・デバイスとして構成される。第３図からさらにわかるように、ビット・セル３０２は、メモリ・アレイ２０２に結合されたビット・ライン３１８および選択ライン３２０を含み、そのため、書き込み，消去および読み出しができる固有のアドレスを有する。前述のように、ビット・セル３０４はメモリ・アレイ２０２から分離され、ビット・ライン３１８および選択ライン３２０はビット・セル３０４から分離されている。ビット・セル３０４は、アクティブ負荷を有するプルダウン・デバイスとして構成される。図示のように、トランジスタ３１０のゲート３２４はＶＤＤに結合され、またプルアップ・デバイスであるトランジスタ３２８は、オン状態でバイアスされる。ＥＥＰＲＯＭヒューズ信号２３４は、反転バッファ３３０を介してトランジスタ３１０のドレイン端子３３５から形成される。ＥＥＧＮＤ端子３３８は、ＥＥＰＲＯＭ１１４の書き込み，消去および読み出し動作中に、当技術分野で周知なように用いられる。ＥＥＰＲＯＭヒューズ２０４が消去されると、トランジスタ３０８，３１２の閾値電圧は極めて高い値に遷移する。その結果、トランジスタ３１２はオフされ、端子３３５はトランジスタ３２８を介してＶＤＤにされる。従って、ＥＥＰＲＯＭヒューズ信号２３４はローになる。ＥＥＰＲＯＭヒューズ信号２０４がプログラムされると、トランジスタ３０８，３１２の閾値電圧は負の値に遷移する。その結果、トランジスタ３１２はオンされ、端子３３５はトランジスタ３１０, ３１２を介してグランドにされる。そして、ＥＥＰＲＯＭヒューズ信号２３４はハイになる。ＥＥＰＲＯＭヒューズ２０４の構成は、ドレイン妨害保護(drain disturb pro tection)を行う。さらに第３図を参照して、トランジスタ３１２がオンのとき、そのドレインはグランドに実質的に結合される。従って、制御ゲート３２６に対して３１２のドレインを正にバイアスさせて、ドレイン妨害問題を生じさせる状況は回避される。ＥＥＰＲＯＭヒューズ２０４のプログラミング時に、書き込み中にヒューズ・セルの閾値を完全に遷移させるために約２０ミリ秒(ｍｓ)が必要になる。しかし、ヒューズ・セル出力は、トランジスタ３１２の閾値がその最終的な所望の値に遷移するよりかなり前の、約１〜２ｍｓ以内でハイになる。ＥＥＰＲＯＭヒューズ２０４の書き込みサイクルが早まって終了することを防ぐため、ヒューズ・アドレスはヒューズ・アドレス・デコーダ２０６を利用して有利にデコードされる。ＥＥＰＲＯＭヒューズ信号２３４，ヒューズ・オーバライド信号２３２およびヒューズ・アドレス・デコード信号２３６、すなわち、インバータ２３０を介してバッファされたヒューズ・アドレス・デコーダ２０６の出力、は、ＯＲゲート２２２の入力にＡＮＤゲート２１８を介してゲートされる。ＯＲゲート２２２の出力は、プログラミング論理２０８のリセット入力２３０に結合される。パワーオン時を除いて、ＰＯＲ２１４の出力は通常ローである。ＡＮＤゲート２１８の出力は、通常ハイである。ＥＥＰＲＯＭヒューズ２０４のプログラミング時を除いて、ヒューズ・アドレス・デコード信号２３６は、ヒューズ・アドレス・デコーダ２０６の出力がローなので、ハイである。同様に、端子２２４がハイにされる場合を除いて、ヒューズ・オーバライド信号２３２はハイである。最後に、プログラミングされた状態では、ＥＥＰＲＯＭヒューズ出力２３４はハイである。従って、ＡＮＤゲート２１８の出力は通常ハイであり、ＯＲゲート２２２の出力は通常ハイである。上記の構成は、プログラミング論理２０８をリセットに、つまりはディセーブルに実質的に保持する。ヒューズ・アドレスが適切にデコードされた状態では、あるいはＥＥＰＲＯＭヒューズ２０４が未プログラミング状態では、あるいは端子２２４にハイ信号が存在する、すなわち、ヒューズ・オーバライド信号２３２がローの状態では、ＡＮＤゲート２１８の出力はローになる。ＰＯＲ２１４の出力が通常ローの場合、ＯＲゲート２２２の出力はローになり、プログラミング論理２０８はリセット状態から開放され、メモリ・アレイ２０２への書き込みがイネーブルされる。ＥＥＰＲＯＭ１１４を内蔵するセンサの好適な実施例では、メモリ・アレイ２０２およびＥＥＰＲＯＭヒューズ２０４の消去は、センサ１００の試験中およびデバイスの最終パッケージングの前に生じる。センサ１００のプログラミング、すなわち、メモリ・アレイ２０２への校正データの書き込みおよびＥＥＰＲＯＭヒューズ２０４のプログラミングは、センサ１００の最終パッケージングの後に生じる。最終的にパッケージングされたセンサ１００では、端子２２４は外部に結合されず、ヒューズ・オーバライド信号端子２２４に対して外部からアクセスできない。従って、最終的なパッケージング状態のセンサ１００では、ＥＥＰＲＯＭヒューズ２０４を消去したり、プログラミング論理２０８をイネーブルするためにヒューズ・オーバライド信号を印加することは不可能である。第４図を参照して、メモリ・アレイ２０２をプログラミングする方法を示す。このプロセスはウェハ・レベルから開始し、ここでメモリ・アレイ２０２は半導体ダイ形状に埋め込まれる。ステップ４０２において、半導体ダイはパワーオンされ、またプログラミング論理２０８がイネーブルされることを保証するためにヒューズ・オーバライド信号を利用して、ＥＥＰＲＯＭメモリ・アレイ２０２は、ＥＥＰＲＯＭヒューズ２０４を含め、消去される。ＥＥＰＲＯＭヒューズ２０４が消去されると、強制的にプログラミング・イネーブル状態になる。なお、ヒューズ・オーバライド信号は外部試験装置から与えられることに留意されたい。半導体ダイがはじめてパワーオンすると、ＥＥＰＲＯＭヒューズ２０４の論理状態は未知であり、また、プログラミング・ディセーブル論理状態で立ち上がると、ＥＥＰＲＯＭメモリ・アレイ２０２およびヒューズ２０４の消去は、プログラミング論理２０８が設計上、消去をロックアウトするので不可能になるため、ヒューズ・オーバライド信号は必要である。次に、ステップ４０４において、半導体ダイおよび検出素子はセンサ・パッケージ内に配置される。次に、半導体ダイおよび検出素子は、ヒューズ・オーバライド端子２２４がセンサ・パッケージの外部からアクセス不能となるように封入される。このようにヒューズ・オーバライド端子２２４を封入することは、メモリ・アレイの不正な書き換えを防ぐ。ＥＥＰＲＯＭヒューズ２０４をプログラミング・イネーブル論理状態に消去すると、プログラミング論理２０８はイネーブルされる。試験装置の制御下で、センサに対して校正手順が実行され、ステップ４０６において、校正データはメモリ・アレイ２０２に書き込まれる。このステップは、検出素子および半導体ダイをパワーオンして、検出素子をさまざまな物理的な状態に晒して、生の検出素子信号を測定し、この測定された生の検出素子信号に基づいてメモリ・アレイをプログラミングすることを含む。最後に、ステップ４０８において、ヒューズ・セルの出力端子をプログラミング・ディセーブル状態にするようにヒューズ・セルをプログラミングすることにより、ＥＥＰＲＯＭヒューズ２０４はアドレス指定して、書き込まれる。ヒューズ・セルの出力端子をプログラミング・ディセーブル状態にするようにヒューズ・セルをプログラミングすることにより、以降の全てのメモリ書き込み／消去はロックアウトされる。なお、ヒューズ・セルのプログラミング中に、電荷は結合された浮動ゲート３１４，３１６を介して第１セルから第２セルに移動して、ヒューズ・セルの出力端子をプログラミング・ディセーブル状態にすることに留意されたい。好適な実施例では、電子校正された圧力センサについて説明した。さらに詳しくは、このセンサは、堅牢なデータ保護を有するＥＥＰＲＯＭを含むことを説明した。プログラム済み状態において、書き込み／消去プログラム論理をディセーブルするＥＥＰＲＯＭヒューズが用いられる。このＥＥＰＲＯＭヒューズは、有効なフューズ・オーバライド信号のときにのみ消去でき、その入力は最終的にパッケージングされたデバイスではアクセス不能である。

Claims

【特許請求の範囲】１．デバイスであって：メモリ・アレイおよびヒューズ・セルのプログラミング可能性を表すヒューズ信号を与える出力端子を有するヒューズ・セルを具備する、メモリ・アレイを有する半導体ダイであって、前記ヒューズ信号は、プログラミング・イネーブル論理状態およびプログラミング・ディセーブル論理状態を有する、半導体ダイ；ヒューズ・オーバライド信号を受けるヒューズ・オーバライド端子；および前記メモリ・アレイおよび前記ヒューズ・セルのプログラミングをイネーブルおよびディセーブルするために前記メモリ・アレイに動作可能に結合されたプログラミング論理であって、前記ヒューズ・セルの出力端子が前記プログラミング・イネーブル論理状態を与えるとき、前記プログラミング論理は、前記メモリ・アレイおよび前記ヒューズ・セルへのデータの消去および書き込みをイネーブルし、前記ヒューズ・セルの出力端子が前記プログラミング・ディセーブル論理状態を与えるとき、前記プログラミング論理は、前記メモリ・アレイおよび前記ヒューズ・セルへのデータの消去および書き込みをディセーブルし、前記ヒューズ・セルの出力端子が前記プログラミング・ディセーブル論理状態を与え、かつ前記ヒューズ・オーバライド信号が前記ヒューズ・オーバライド端子に印加されるとき、前記プログラミング論理は、前記メモリ・アレイおよび前記ヒューズ・セルへのデータの消去および書き込みをイネーブルする、プログラミング論理；によって構成されることを特徴とするデバイス。２．前記ヒューズ・セルは：第１セルおよび第２セルであって、前記第１セルおよび第２セルのそれぞれは、第２トランジスタに結合された第１トランジスタからなり、前記第２トランジスタのそれぞれは、浮動ゲートを有し、前記第２トランジスタの前記浮動ゲートのそれぞれは互いに結合される、第１および第２セル；によって構成されることを特徴とする請求項１記載のデバイス。３．前記第２セルの前記第１トランジスタは、前記メモリ・アレイから切断されることを特徴とする請求項２記載のデバイス。４．前記第２セルの前記第１トランジスタは、ドレイン端子を有し；およびプルアップ・デバイスは、前記第２セルの前記第１トランジスタの前記ドレイン端子に結合される；ことを特徴とする請求項２記載のデバイス。５．前記半導体ダイに動作可能に結合された検出素子；をさらに含んで構成されることを特徴とする請求項１記載のデバイス。６．前記メモリ・アレイはＥＥＰＲＯＭメモリ・アレイであり、前記ヒューズ・セルはＥＥＰＲＯＭヒューズであることを特徴とする請求項１記載のデバイス。７．デバイスを製造する方法であって：半導体ダイを作製する段階であって、前記半導体ダイは、メモリ・アレイおよびヒューズ・セルのプログラミング可能性を表すヒューズ信号を与える出力端子を具備するヒューズ・セルを有するメモリ・アレイであって、前記ヒューズ信号はプログラミング・イネーブル状態およびプログラミング・ディセーブル状態を有するところのメモリ・アレイと、ヒューズ・オーバライド信号を受けるヒューズ・オーバライド端子と、前記ヒューズ信号および前記ヒューズ・オーバライド信号の論理状態に基づいて前記メモリ・アレイおよび前記ヒューズ・セルのプログラミングをイネーブルおよびディセーブルするために前記メモリ・アレイに動作可能に結合されたプログラミング論理とによって構成される半導体ダイを作製する段階；前記半導体ダイをパワーオンし、前記ヒューズ・オーバライド信号を供給して、前記メモリ・アレイを消去し、前記ヒューズ・セルの出力端子をプログラミング・イネーブル状態にするようにヒューズ・セルをプログラミングする段階；検出素子付近のさまざまな物理的状態を表す生の検出素子信号を与えるため、少なくとも一つの出力端子を具備する検出素子を設ける段階；前記検出素子および前記半導体ダイをセンサ・パッケージ内に配置する段階であって、前記半導体ダイは、信号入力端子および信号出力端子を具備する校正回路をさらに含んで構成され、前記検出素子の前記少なくとも一つの出力端子は、前記校正回路の前記信号入力端子に動作可能に結合され、前記信号出力端子は、前記生の検出素子信号と、前記メモリ・アレイの少なくとも一つの番地の論理状態とに基づいて、調整済み信号を与える、段階；前記検出素子および前記半導体ダイをパワーオンし、前記検出素子をさまざまな物理的状態に晒す段階；前記生の検出素子信号を測定し、前記測定された生の検出素子信号に基づいて前記メモリ・アレイをプログラミングする段階；および前記ヒューズ・セルの出力端子をプログラミング・ディセーブル状態にするように前記ヒューズ・セルをプログラミングする段階；によって構成されることを特徴とする方法。８．前記ヒューズ・セルの出力端子をプログラミング・ディセーブル状態にするように前記ヒューズ・セルをプログラミングする段階の後に、前記検出素子および前記半導体ダイをパッケージ内に封入する段階；をさらに含んで構成されることを特徴とする請求項７記載の方法。