JPH04258892A - カプセル封じされた集積回路チップ内に記憶された秘密データの検査防止策 - Google Patents

カプセル封じされた集積回路チップ内に記憶された秘密データの検査防止策

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JPH04258892A
JPH04258892A JP3256630A JP25663091A JPH04258892A JP H04258892 A JPH04258892 A JP H04258892A JP 3256630 A JP3256630 A JP 3256630A JP 25663091 A JP25663091 A JP 25663091A JP H04258892 A JPH04258892 A JP H04258892A
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chip
memory element
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circuit
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Robert C Gilberg
ロバート・シー・ギルバーグ
Chinh Hoang
チン・ホアング
James E Smith
ジェームス・イー・スミス
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Arris Technology Inc
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に電子的データ処理
システム用集積回路チップに、および特に集積回路チッ
プの保護メモリ（ｓｅｃｕｒｅ　ｍｅｍｏｒｙ）要素内
に記憶された秘密データの検査防止策、に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】秘密
データを処理且つ記憶する集積回路チップは、その秘密
データを記憶する保護メモリ要素を具備する。通常チッ
プは、記憶された秘密データの走査電子顕微鏡および機
械的プローブのような視覚的検査技術による検査を阻止
する不透明材料の層内にカプセル封じされる。しかし、
カプセル封じ層の除去は困難であり通常は高反応性の溶
剤および酸のような有害な化学物質の使用を必要とする
とはいえ、チップの残りの部分に損傷を与えることなく
および保護メモリ要素に対するどんな基本的な電力接続
をも崩壊させることなくカプセル封じ層を除去すること
は可能であり、そしてそれによって集積回路チップの保
護メモリ要素は視覚的検査にさらされることになる。
【０００３】
【課題を解決するための手段】本発明の集積回路チップ
は、秘密データを記憶する保護メモリ要素と、チップを
カプセル封じする材料の不透明層と、カプセル封じ材料
がチップから除去される場合に保護メモリ要素から秘密
データを消去するための手段とを具備する。ここでその
消去手段は、カプセル封じ材料によってカプセル封じさ
れ且つ保護メモリ要素に結合された保護回路を具備する
。保護回路は、光にさらされる際に検知可能な変化をす
る電流特性を持つ光感知要素と、その光感知要素が光に
さらされるときに前記電流の変化を検知するための手段
と、保護メモリ要素および光感知要素が光にさらされた
とき光感知要素によって生成される前記電流の変化に応
答して秘密データを保護メモリ要素から除去させるため
の検知手段に結合されたスイッチ手段とを具備している
ので、カプセル封じ材料がチップから除去されるならば
秘密データはメモリ要素から消去される。
【０００４】好ましい実施例では保護回路は、対置する
アームを有する非平衡差動回路を具備する。その差動回
路の一方のアームには光感知要素が配置され、他方のア
ームには第２の要素が配置されている。第２の要素は、
光がない場合に最初に述べた光感知要素の光がない場合
の電流特性とほぼ同じである電流特性を有する。チップ
は、第２の要素を具備するが最初に述べた光感知要素は
具備しない差動回路の部分を被覆する不透明材料の第２
の層を有する。差動回路は非均衡であるので、最初に述
べた光感知要素は光にさらされるが第２の要素はさらさ
れないときに最初に述べた光感知要素によって生成され
た前記電流の変化に応答して出力信号を提供する。その
出力信号は、両方の光感知要素とも光にさらされないと
きの第１の状態とカプセル封じ材料の除去を示す第２の
出力状態とを有する。チップがカプセル封じされていて
も電力を節約するために、保護回路はさらに光感知バイ
アス手段を有することができる。その手段は、光感知バ
イアス手段による光の検知のみに応じて差動回路の動作
を可能にするためにその差動回路に結合されている。
【０００５】トランジスタおよびダイオードのような装
置はすべて、可視光スペクトルを含む電磁気放射線を感
知する導電特性を示す。これらの影響を最も良く明示し
たものの１つは、光の印加から結果として生じる逆電流
の変化である。ここに記載されたいくつかの実施例はこ
の逆電流特性を利用して、カプセル封じされていなかっ
た集積回路チップの光にさらされているかを検知する。
【０００６】好ましくは、保護メモリ要素は揮発性メモ
リ要素であり、チップは揮発性メモリ要素を電源に結合
するために揮発性メモリ要素に結合された接触手段を具
備しており、スイッチ手段は揮発性メモリ要素を接触手
段に結合し、そして光感知要素が光にさらされるときに
揮発性メモリ要素を接触手段から結合解除することによ
って光感知要素によって生成された電流に応答し、それ
によって揮発性メモリ要素から電力を除去するので、カ
プセル封じ材料がチップから除去されるならば電力が揮
発性メモリ要素から除去されることによってその中に記
憶された秘密データを消去する。本発明の付加的な特徴
は、好ましい実施例の記載に関して示される。
【０００７】
【実施例】
【０００８】
【表１】
【０００９】図１を参照すると、本発明の集積回路チッ
プの好ましい実施例は、秘密データを記憶する保護メモ
リ要素１０と、保護回路１２と、チップをカプセル封じ
する材料の不透明層１４とを具備する。保護メモリ要素
１０は、電源に結合されてその中に記憶されたデータを
保持せねばならない揮発性メモリ要素である。もし揮発
性メモリ要素に対する電力が遮断されるならば、その中
に記憶されれたいかなるデータも揮発性メモリ要素から
消去される。揮発性メモリ要素の実施例は、それに限定
されるのではないが、ランダムアクセスメモリ（ＲＡＭ
）および内部ロジックの働きがリバースエンジニヤリン
グのようなこのような目的のための視覚的検査の攻撃か
ら保護されるべきフィールドプログラマブルロジックア
レイを含んでいる。
【００１０】保護回路１２は光検知回路１６とスイッチ
回路１８とを具備する。スイッチ回路１８は、導電要素
２２とチップの外側に露出されているピン接触部２４と
によって、揮発性保護メモリ要素を電源２０に結合する
。電源２０は図１に示されるようにチップから離れてい
る。代わりの実施例（図示されない）では、電源はチッ
プ上にある。保護メモリ要素１０のための電源２０はバ
ッテリである。
【００１１】不透明カプセル封じ材料１４がチップから
除去されるとき、光検知回路１６内の光感知装置は光に
さらされる。このような露出は、高状態（ＨＩＧＨ　ｓ
ｔａｔｅ）を有する光検知信号ＬＤをスイッチ回路１８
に向けてライン２６上に提供する。
【００１２】スイッチ回路１８は、ＡＮＤゲート２７と
ＰＭＯＳ　　ＦＥＴ２８と、ＮＭＯＳ　　ＦＥＴ３０と
を具備する。 ライン２６はＡＮＤゲート２７を介してＰＭＯＳ　　Ｆ
ＥＴ２８のゲートおよびＮＭＯＳ　　ＦＥＴ３０のゲー
トに結合する。ＰＭＯＳ　　ＦＥＴ２８は、揮発性保護
メモリ要素１０と電源２０との間に接続される。揮発性
保護メモリ要素１０は、ピン２９でチップの基板に恒久
的に結合される。ＮＭＯＳ　　ＦＥＴ３０はＰＭＯＳＦ
ＥＴ２８のドレインとチップ基板ピン２９との間に接続
される。
【００１３】ライン２６が低い信号状態（ＬＯＷ　ｓｉ
ｇｎａｌ　ｓｔａｔｅ）の間は、ＰＭＯＳ　　ＦＥＴ２
８はオンでＮＭＯＳ　　ＦＥＴ３０はオフであるので、
揮発性保護メモリ要素１０はＰＭＯＳ　　ＦＥＴ２８に
よって電源２０に結合される。保護回路１２内の光感知
要素４２によって光が検知されるとき、高状態光検知信
号ＬＤがライン２６に提供されて、ＰＭＯＳ　　ＦＥＴ
２８のスイッチを切りＮＭＯＳ　　ＦＥＴ３０のスイッ
チを入れる。それによって電源２０から揮発性保護メモ
リ要素１０を結合解除する。電源２０が揮発性保護メモ
リ要素１０から外されるとき、揮発性保護メモリ要素１
０の情報は大地に数秒内に放電されそしてそれ故にメモ
リ１０から秘密データを抹消すなわち消去する。秘密デ
ータは、このような消去の完了に先立つ視覚的検査によ
って読み取られることができないほど十分速く消去され
ねばならない。
【００１４】ライン２６上の高状態ＬＤ信号はＡＮＤゲ
ート２７によって端子３１のイネーブル信号（　ＥＮＡ
ＢＬＥ　ｓｉｇｎａｌ）と共にゲートされるので、ある
状況下では光検知回路１６は基本的に無能にされ得る。 端子３１は抵抗Ｒおよびピン接触部２４によって電源２
０に結合される。これによって様々な種類のアーム用（
ａｒｍｉｎｇ）装置が使用可能になるので、光検知回路
１６の光感知装置の光に対する露出は、例えばシリコン
ウェハテストのような、ある種の製造動作を妨げること
はあり得ない。Ｒｏｂｅｒｔ　Ｃ．Ｇｉｌｂｅｒｇ，　
Ｐａｕｌ　Ｍｏｒｏｎｅｙ，　Ｗｉｌｌｉａｍ　Ａｌｌ
ｅｎ　Ｓｈｕｍａｔｅ　ａｎｄ　Ｒｉｃｈａｒｄ　Ｍ．
Ｋｎｏｗｌｅｓ　等による米国特許第　４，９３３，８
９８号明細書に記載されたような保護に関する他の目的
のための保護集積回路内に具備される様々な種類のヒュ
ーズが、このようなアーム用装置として使用されること
ができる。
【００１５】図１のチップでは、端子３１はヒューズ３
２によって基板ピン２９に結合されそしてそれによって
回路接地に結合されるので、すべての製造およびテスト
動作が完了し最後の秘密データがメモリ要素１０内に記
憶されるまでスイッチ回路１８がメモリ要素１０からの
データを消去することを防ぐ。最終ステップのときヒュ
ーズ３２が非可逆的に変えられてイネーブル端子３１を
基板ピン２９から結合解除するので、そのときスイッチ
回路１８は電源２０によって機能可能になる。スイッチ
回路１８は電源２０によってそれ以降継続的に機能可能
になるかその代わりに、端子３１に提供されるイネーブ
ル信号によって所望されるときはいつでも機能可能にな
ることができる。
【００１６】このように機能可能である際にスイッチ回
路１８は、光検知回路１６が光にさらされるときに、そ
の光検知回路によってライン２６上に生成される光検知
信号ＬＤに揮発性保護メモリ要素１０をピン接触部２４
からおよびそれ故に電源２０から結合解除することによ
って応答し、それによって揮発性保護メモリ要素１０か
ら電力を除去する。したがって、カプセル封じ材料の層
１４がチップから除去されるならば、電力は揮発性保護
メモリ要素１０から除去されることによって秘密データ
を揮発性保護メモリ要素から消去させてそれ故に視覚的
検査を不可能にする。
【００１７】代わりの実施例（図示されない）ではスイ
ッチ回路は、電源をメモリ要素から結合解除することに
よる以外の他の手法で秘密データを保護メモリ要素１０
から消去することによって、ライン２６上の光検知信号
ＬＤに応答する。このような他の手法は、空の或いは悪
質な（無意味な）データを保護メモリ要素へと書込むこ
とによって秘密データを保護メモリ要素から消去するこ
とを含む。
【００１８】ＥＥＰＲＯＭのような非揮発性メモリ内の
データの検査を阻止するために使用される実施例では、
光検知回路によって提供される光検知信号がＥＥＰＲＯ
Ｍの情報を消去させる消去信号設備を起動させる。
【００１９】ライン２６上の光検知信号ＬＤはまた他の
チップ上の機能を無能にするために使用されることがで
き、それによってチップから固有の情報を略奪しようと
する試みをさらに崩壊させる。例えば光検知信号ＬＤは
ＡＮＤゲート２７およびインバータ３４を介してＡＮＤ
ゲート３５の一方の入力へと提供されて、ＡＮＤゲート
３５の他方の入力へと提供されるクロック信号がクロッ
クジェネレータ３７から提供されてチップ上の制御回路
網３８へと提供されるのを禁止する。光検知回路１６は
、非均衡差動回路４０と増幅器４１とを具備する。
【００２０】図２を参照すると差動回路４０は、その一
方のアーム内に第１の光感知ダイオード４２と第１のＦ
ＥＴ４３とＦＥＴ４３と直列接続している第２のＦＥＴ
４４とを、他方のアーム内には第２のダイオード４５と
第３のＦＥＴ４６とＦＥＴ４６と直列接続している第４
のＦＥＴ４７とを具備している。
【００２１】第１の光感知ダイオード４２は光に対する
露出に応答する検知可能な逆電流の変化の特性を有する
。 第２のダイオード４５は、光がない場合に第１の光感知
ダイオード４２とほぼ同じである電流特性を有する。
【００２２】第１のＦＥＴ４３と第３のＦＥＴ４６は、
第１のバイアス電圧源ＶＢ１に接続されたそのゲートを
有する第５のトランジスタ４８によって回路接地ＧＮＤ
に結合される。第２のＦＥＴ４４と第４のＦＥＴ４７は
、電源ＶＳ　に接続される。第２のＦＥＴ４４と第４の
ＦＥＴ４７のゲートは、第２のバイアス源電圧ＶＢ２に
接続される。第１のＦＥＴ４３と第３のＦＥＴ４６のゲ
ートは、第１のダイオード４２および第２のダイオード
４５にそれぞれ接続されている。
【００２３】ＶＯＵＴ　端子は、第１のＦＥＴ４３と第
２のＦＥＴ４４の接合部に接続されている。そしてＶＯ
ＵＴ　’　端子は第３のＦＥＴ４６と第４のＦＥＴ４７
の接合部に接続されている。
【００２４】高不透明材料の第２の層５６は、第１の光
感知ダイオード４２を具備する部分５８を除く差動回路
のすべてを被覆する。高不透明材料５６の層は高反射金
属であるのが好ましく、また残りのチップに損傷をも与
えることなくカプセル封じ層１４を除去するのに使用さ
れ得るのと同じ方法によってチップから除去されること
ができないような構成である。
【００２５】第１、第２、第３および第４のＦＥＴ４３
，４４，４６，４７　の特性は、カプセル封じ層１４が
第１のダイオードも第２のダイオードもどちらも光にさ
らされないようにチップを被覆する間、第２のダイオー
ド４５を通る逆電流ＩＬ２が第１のダイオード４２を通
る逆電流ＩＬ１よりも大きく、それによって出力端子で
あるＶＯＵＴ　端子での電圧は高く、ＶＯＵＴ　’　端
子の電圧は低い。
【００２６】カプセル封じ材料の層１４が高反射層５６
を除去することなく除去されるとき、高反射層５６によ
って被覆されないダイオード４２はチップの露出された
部分５８上に突き当たる光の存在を感知し、そして第１
のダイオード４２を通る逆電流ＩＬ１は非常に大量に変
化して第２のダイオード４５を通る逆電流ＩＬ２を凌駕
する。第２のダイオード４５を通る逆電流ＩＬ２はカプ
セル封じ材料層が除去されるとき変化しない。何故なら
、高反射層５６によって第２のダイオード４５は被覆さ
れたままだからである。第１、第２、第３および第４の
ＦＥＴ４３，４４，４６，４７　の特性値は、第１のダ
イオード４２を通る逆電流ＩＬ１が第２のダイオード４
５を通る逆電流ＩＬ２を超過するときに、出力端子であ
るＶＯＵＴ　端子での電圧が低くなりＶＯＵＴ　’　端
子の電圧が高くなるような値である。
【００２７】第１、第２、第３および第４のＦＥＴ４３
，４４，４６，４７　の特性はまた、差動回路４０の動
作がチップノイズ、装置処理不整合（ｄｅｖｉｃｅ　ｐ
ｒｏｃｅｓｓ　ｍｉｓｍａｔｃｈｉｎｇ）、熱励起のよ
うな要因による影響を受けないで除去されるカプセル封
じ材料層１４がない場合の誤った光の検知を回避する、
というようなものでもある。
【００２８】出力端子であるＶＯＵＴ　端子での電圧お
よびＶＯＵＴ　’　出力端子での電圧が直接使用されて
、ライン２６上の高状態光検知信号ＬＤを提供し、或い
はもし必要ならば増幅器４１によってさらに増幅される
。
【００２９】図２に示された差動回路４０を再度参照す
ると、バイポーラ接合トランジスタが第１、第２、第３
、第４および第５のＦＥＴ４３，４４，４６，４７　お
よび４８の代わりに使用されることができる。装置の選
択は、使用される特定の集積回路技術によって第１に指
示される選択の事項である。本発明は広範囲の科学技術
に適合し得る。
【００３０】また、開放ベース（ｏｐｅｎ　ｂａｓｅ　
）バイポーラＰＮＰトランジスタが第１および第２のダ
イオード４２，４５　の代わりに使用されて、図２に示
される差動回路４０内の光感知要素を提供することがで
きる。開放ベースバイポーラＰＮＰトランジスタは多く
のＣＭＯＳ工程において有効であり、単純なダイオード
逆電流アプローチを越えてトランジスタ作用による電流
利得という利点を有する。この概念のさらなる延長は、
Ｄａｒｌｉｎｇｔｏｎ構造のトランジスタを含み得る。
【００３１】図３は、電源ＶＳ　からの非常に低い予備
電流ドレインを必要とする状況下で使用され得る代わり
の実施例の光検知回路１６ａを示している。図２の実施
例は、電源ＶＳ　から差動増幅器への電流の継続的な供
給を必要とする。
【００３２】図３の光検知回路１６ａは、第１の光感知
ダイオード９０と、第２のダイオード９２と、第３のダ
イオード９４と、キャパシタ９６と、第１のＮＭＯＳ　
　ＦＥＴ９８と、第２のＰＭＯＳ　　ＦＥＴ１００　と
ＮＭＯＳ　　ＦＥＴ１０２　とを具備する。第１および
第２のダイオード９０，９２　は、電源ＶＳ　と基板接
地ＧＮＤとの間に直列接続されている。第１のＦＥＴ９
８のゲートは第１および第２のダイオードの接続部に接
続されている。第１のＦＥＴ９８は、電源ＶＳ　と基板
接地ＧＮＤとの間で第３のダイオード９４に直列接続さ
れている。キャパシタ９６は第１のＦＥＴ９８のゲート
と基板接地ＧＮＤとの間に接続されている。第２のＰＭ
ＯＳ　　ＦＥＴ１００　およびＮＭＯＳＦＥＴ１０２　
は電源ＶＳ　と基板接地ＧＮＤとの間に直列接続されて
いる。第２のＰＭＯＳ　　ＦＥＴ１００　およびＮＭＯ
Ｓ　　ＦＥＴ１０２　の両者のゲートは、第１のＮＭＯ
Ｓ　　ＦＥＴ９８と第３のダイオード９４との接続部１
０３　に接続される。光検知信号がその上に提供される
ライン２６は、第２のＰＭＯＳ　　ＦＥＴ１００　とＮ
ＭＯＳ　　ＦＥＴ１０２　との間の接続部に接続される
。
【００３３】高不透明材料の第２層１０４　は、第１の
光感知ダイオード９０を含む部分１０５　を除くすべて
の光検知回路１６ａを被覆する。高不透明材料の層１０
４　は好ましくは高反射金属であり、また残りのチップ
に損傷をも与えることなくカプセル封じ層１４を除去す
るのに使用され得るのと同じ方法によってチップから除
去されることができないような構成である。
【００３４】光検知回路１６ａの動作は第２のダイオー
ド９２の逆電流ＩＬ２より大きな大きさになる光で誘導
される第１のダイオード９０の逆電流ＩＬ１に基き、そ
れによって第１のＮＭＯＳ　　ＦＥＴ９８のゲートに対
して充電電流ＩＬ３が提供され、その電流はキャパシタ
９６の端子間電圧が第１のＮＭＯＳ　　ＦＥＴ９８をタ
ーンオンするのに必要とされる閾値電圧よりも大きくな
るときに第１のＮＭＯＳ　　ＦＥＴ９８をターンオンさ
せるであろう。
【００３５】第１および第２の光感知ダイオード９０，
９２　の各特性は、光のない場合に第１のダイオード９
０の逆電流ＩＬ１は第２のダイオード９２の逆電流ＩＬ
２より小さく、光が存在する場合は第１のダイオード９
０の逆電流ＩＬ１は光の誘導した第２のダイオード９２
の逆電流ＩＬ２より大きいというものである。それ故に
光のない場合は、キャパシタ９６の端子間電圧は電流Ｉ
Ｌ３によって充電されず、第１のＮＭＯＳ　　ＦＥＴ９
８の閾値電圧より小さいままである。したがって第１の
ＮＭＯＳ　　ＦＥＴ９８はターンオフのままであり接続
部１０３　での電圧はＦＥＴ９４を通る逆電流のせいで
高いので、第２のＰＭＯＳ　　ＦＥＴ１００　はターン
オフでありＮＭＯＳ　　ＦＥＴ１０２　はターンオンさ
れることによってライン２６上に低状態信号を提供する
。
【００３６】高反射層１０４　を除去することもなくカ
プセル封じ材料層１４が除去されるとき、第１のダイオ
ード９０の光に誘導された逆電流ＩＬ１は第２のダイオ
ード９２の逆電流ＩＬ２より大きくなり、それによって
第１のＮＭＯＳ　　ＦＥＴ９８のゲートに対して充電電
流ＩＬ３が提供され、その電流は第１のＮＭＯＳ　　Ｆ
ＥＴ９８をターンオンさせる。第１のＮＭＯＳ　　ＦＥ
Ｔ９８がターンオンされるときに接続部１０３　の電圧
は低くなるので、第２のＰＭＯＳ　　ＦＥＴ１００　は
ターンオンされＮＭＯＳ　　ＦＥＴ１０２　はターンオ
フされることによってライン２６上に高状態光検知信号
を提供する。
【００３７】第１、第２、第３のダイオード９０，９２
，９４および第１のＮＭＯＳ　　ＦＥＴ９８の特性は、
光検知回路１６の動作がチップノイズ、装置処理不整合
、熱励起のような要因による影響を受けないで、除去さ
れるカプセル封じ材料層１４がない場合の誤った光の検
知を回避する、というようなものである。
【００３８】図４を参照すると別の好ましい実施例であ
る光検知回路１６ｂは、光感知装置としての第１の開放
ベースバイポーラＰＮＰトランジスタ１１０　と、第２
の開放ベースバイポーラＰＮＰトランジスタ１１２　と
、第１のＰＭＯＳ　　ＦＥＴ１１４　と、第２のＰＭＯ
Ｓ　　ＦＥＴ１１６　と、増幅器１１８　とを具備する
。第１のトランジスタ１１０および第１のＰＭＯＳ　　
ＦＥＴ１１４　は非均衡差動回路の一方のアームになっ
て電源ＶＳ　と基板接地ＧＮＤとの間に直列接続されて
いる。第２のトランジスタ１１２および第２のＰＭＯＳ
　　ＦＥＴ１１６　は非均衡差動回路の他方のアームに
なって電源ＶＳ　と基板接地ＧＮＤとの間に直列接続さ
れている。ＦＥＴ１１４，１１６　の両者の各ゲートは
、第１のトランジスタ１１０　と第１のＰＭＯＳ　　Ｆ
ＥＴ１１４　との接続点で第１のトランジスタ１１０　
のエミッタに接続される。増幅器１１８　の入力は、第
２のトランジスタ１１２　と第２のＰＭＯＳ　　ＦＥＴ
１１６　との接続点で第２のトランジスタ１１２　のエ
ミッタに接続される。光検知信号ＬＤがその上に提供さ
れるライン２６は増幅器１１８　の出力に接続される。
【００３９】高不透明材料１２０　の第２層は第１の光
感知トランジスタ１１０　を含む部分１２２　を除く光
検知回路１６ｂのすべてを被覆する。高不透明材料の層
１０４　は好ましくは高反射金属であり、またチップの
残りの部分に損傷をも与えることなくカプセル封じ層１
４を除去するのに使用され得るのと同じ方法によってチ
ップから除去されることができないような構成である。
【００４０】図４の光検知回路１６ｂの動作は基本的に
デジタルであり、それらの電流を整合させようとしてそ
れらの端子電圧を調整する第２のＰＭＯＳ　　ＦＥＴ１
１６　およひ第２のトランジスタ１１２　に依存する。 暗闇では、トランジスタ１１０，１１２　の両者は非常
に小さな接合逆電流で動作する。光にさらすことによっ
て光感知トランジスタ１１０　は、第２のトランジスタ
１１２　内の通常の接合逆電流ＩＬ２よりも数オーダ大
きな大きさの電流ＩＬ１で動作する。これらの不整合さ
れた電流ＩＬ１およびＩＬ２はそのとき、第２のトラン
ジスタ１１２　のエミッタでの差動電圧へと変換され、
それは増幅器１１８　によって増幅されてライン２６に
信号を提供する。
【００４１】第１および第２のＰＭＯＳ　　ＦＥＴ１１
４，１１６　の各特性は、トランジスタ１１０　の逆電
流ＩＬ１が１０個の要因によって分割されて第２のトラ
ンジスタ１１２　を流れる電流ＩＬ２を提供する。
【００４２】光のない場合に、結果として生じるトラン
ジスタ１１２　を通る電流ＩＬ２は非常に小さく、第２
のトランジスタ１１２　のエミッタでの電圧は低く引っ
張られ、それによって増幅器１１８　の出力でライン２
６への低状態信号を提供する。
【００４３】高反射層１２０　を除去することもなくカ
プセル封じ材料層１４が除去されるとき、第１のトラン
ジスタ１１０　の光に誘導される逆電流ＩＬ１は十分に
増加して第２のトランジスタ１１２　のエミッタの電圧
を高く引っ張り、そしてそれによって増幅器１１８　の
出力においてライン２６への高状態光検知信号ＬＤを提
供する。
【００４４】第１、第２のトランジスタ１１０，１１２
　のおよび第１、第２のＰＭＯＳ　　ＦＥＴ１１４，１
１６　の特性は、光検知回路１６ｂの動作がチップノイ
ズ、装置処理不整合、熱励起のような要因による影響を
受けないで、除去されるカプセル封じ材料層１４がない
場合の誤った光の検知を回避する、というようなもので
ある。
【００４５】図５を参照すると、さらに別の好ましい実
施例である光検知回路１６ｃは、光感知装置としての第
１の開放ベースバイポーラＰＮＰトランジスタ１２２　
と、第２の開放ベースバイポーラＰＮＰトランジスタ１
２４　と、第３の開放ベースバイポーラＰＮＰトランジ
スタ１２６　と、第１のＮＭＯＳ　　ＦＥＴ１２８　と
、第２のＮＭＯＳＦＥＴ１３０　と、第１のＰＭＯＳ　
　ＦＥＴ１３２　と、第２のＰＭＯＳ　　ＦＥＴ１３４
　と、第３のＰＭＯＳ　　ＦＥＴ１３６　と、第４のＰ
ＭＯＳ　　ＦＥＴ１３８　と、第５のＰＭＯＳ　　ＦＥ
Ｔ１４０　と、第６のＰＭＯＳ　　ＦＥＴ１４２と、増
幅器１４４　とを具備する。第１のトランジスタ１２２
　および第１のＰＭＯＳ　　ＦＥＴ１３２　は非均衡差
動回路の一方のアームになって電源ＶＳ　と基板接地Ｇ
ＮＤとの間に直列接続される。第２のトランジスタ１２
４　および第２のＰＭＯＳ　　ＦＥＴ１３４　は非均衡
差動回路の他方のアームになって電源ＶＳ　と基板接地
ＧＮＤとの間に直列接続される。第１、第２のＮＭＯＳ
　　ＦＥＴ１２８，１３０　および第３、第４、第５の
ＰＭＯＳ　　ＦＥＴ１３６，１３８，１４０　は相互接
続されて、アナログ差動コンパレータを形成する。第１
のＮＭＯＳ　　ＦＥＴ１２８　および第２のＰＭＯＳ　
　ＦＥＴ１３６　は、電源ＶＳ　と基板接地ＧＮＤとの
間で第５のＰＭＯＳ　　ＦＥＴ１４０　と共に直列接続
される。第２のＮＭＯＳ　　ＦＥＴ１３０　および第４
のＰＭＯＳ　　ＦＥＴ１３８　は、電源ＶＳ　と基板接
地ＧＮＤとの間で第５のＰＭＯＳ　　ＦＥＴ１４０　と
共に直列接続される。第３のトランジスタ１２６　およ
び第６のＰＭＯＳ　　ＦＥＴ１４２　は電源ＶＳ　の間
に直列接続されて、バイアス回路を提供する。第１のＰ
ＭＯＳ　　ＦＥＴ１３２　および第３のＰＭＯＳＦＥＴ
１３６　の両者の各ゲートは第１のトランジスタ１２２
　のエミッタに接続される。第２のＰＭＯＳ　　ＦＥＴ
１３４　および第４のＰＭＯＳ　　ＦＥＴ１３８　の両
者の各ゲートは第２のトランジスタ１２４　のエミッタ
に接続される。第５のＰＭＯＳ　　ＦＥＴ１４０　およ
び第６のＰＭＯＳ　　ＦＥＴ１４２　の両者の各ゲート
は第３のトランジスタ１２６　のエミッタに接続される
。 第１のＮＭＯＳ　　ＦＥＴ１２８　および第２のＮＭＯ
Ｓ　　ＦＥＴ１３０　の両者の各ゲートは、第２のＮＭ
ＯＳ　　ＦＥＴ１３０　と第４のＰＭＯＳ　　ＦＥＴ１
３８　との間の接続部１４６　に接続される。代わりの
実施例（図示されない）では第１のＮＭＯＳ　　ＦＥＴ
１２８　および第２のＮＭＯＳ　　ＦＥＴ１３０は、接
続部１４６　に接続された第１のＮＭＯＳ　　ＦＥＴの
ゲートに、および第１のＮＭＯＳ　　ＦＥＴ１２８　と
第３のＰＭＯＳ　　ＦＥＴ１３６　との間の接続部１４
８　に接続された第２のＮＭＯＳ　　ＦＥＴのゲートと
共にラッチ構成に接続される。両方の実施例では、増幅
器１４４　への入力は接続部１４８　に接続され、そし
て光検知信号ＬＤがその上に提供されるライン２６は増
幅器１４４　の出力に接続される。
【００４６】高不透明材料の第２層１５０　は、第１の
光感知トランジスタ１２２　および第３の光感知トラン
ジスタ１２６　をそれぞれ含む部分１５２，１５４　を
除いて、光検知回路１６ｃをすべて被覆する。高不透明
材料層１５０　はは好ましくは高反射金属であり、また
チップの残り部分に損傷をも与えることなくカプセル封
じ層１４を除去するのに使用され得るのと同じ方法によ
ってチップから除去されることができないような構成で
ある。
【００４７】図５の光検知回路１６ｃは、アナログ差動
コンパレータ１２８，１３０，１３６，１３８，１４０
　の動作に基く。暗闇ではコンパレータおよびそのバイ
アス回路１２６，１４２　は休止状態になって好ましく
はバッテリである電源ＶＳ　からの不必要な流出を回避
しており、コンパレータおよびそのバイアス回路１２６
，１４２　は光が存在するときのみ作動する。
【００４８】カプセル封じ材料層１４が高反射層１５０
　をも除去することなく除去されるとき、第１のトラン
ジスタ１２２　の光に誘導された逆電流ＩＬ１は、層１
５０　によって被覆され暗闇に残されている第２のトラ
ンジスタ１２４　の逆電流ＩＬ２よりもはるかに大きく
なる。第１のトランジスタ１２２　および第２のトラン
ジスタ１２４　を通るそれぞれの電流ＩＬ１およびＩＬ
２は、第１のトランジスタ１２２　および第２のトラン
ジスタ１２４　の各エミッタの間の差動電圧に変換され
る。この差動電圧は、接続部１４８　で増幅器１４４　
の入力に光検知信号を提供することによって応答するコ
ンパレータ１２８，１３０，１３６，１３８，１４０　
によって比較される。 増幅器１４４　は接続部１４８　での信号を増幅して、
ライン２６上に高状態光検知信号ＬＤを提供する。
【図面の簡単な説明】
【図１】本発明による集積回路チップに関する部分の好
ましい実施例のブロック図。
【図２】図１の集積回路チップの差動回路の好ましい実
施例の概略回路図。
【図３】図１の集積回路チップの光検知回路の代わりの
好ましい実施例の概略回路図。
【図４】図１の集積回路チップの光検知回路の別の代わ
りの好ましい実施例の概略回路図。
【図５】図１の集積回路チップの光検知回路のさらに別
の代わりの好ましい実施例の概略回路図。
【符号の説明】
１０…保護メモリ要素、１２…保護回路、１４，１５０
…不透明層、　１６，１６ａ，　１６ｂ，　１６ｃ…光
検知回路、１８…スイッチ回路、２４…ピン接触部、　
２７，３５…ＡＮＤゲート、３２…ヒューズ、３４…イ
ンバータ、４０…非均衡差動回路、　４２，９０…ダイ
オード、５６，１２０…高反射層、１１０，１１２，１
２２，１２４，１２６　…開放ベースバイポーラＰＭＰ
トランジスタ。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】　　秘密データを記憶する保護メモリ要素
    と、チップをカプセル封じする材料の不透明層と、カプ
    セル封じ材料がチップから除去される場合に保護メモリ
    要素から秘密データを消去するための手段とを具備して
    おり、その消去手段は、カプセル封じ材料によってカプ
    セル封じされ且つ保護メモリ要素に結合された保護回路
    を具備し、その保護回路は、光にさらされる際に検知可
    能な変化を有する電流特性を持つ光感知要素と、光感知
    要素が光にさらされるときに前記電流の変化を検知する
    ための手段と、保護メモリ要素に、および光感知要素が
    光にさらされるときにその要素によって生成される前記
    電流の変化に応答して秘密データを保護メモリ要素から
    除去させるための検知手段に結合されるので、カプセル
    封じ材料がチップから除去されるならば秘密データがメ
    モリ要素から消去されるスイッチ手段とを具備する集積
    回路チップ。
  2. 【請求項２】　　保護回路は対置するアームを有する非
    平衡差動回路を具備し、その差動回路の一方のアームに
    は光感知要素が配置され、他方のアームには第２の要素
    が配置され、第２の要素は光がない場合に最初に述べた
    光感知要素の光がない場合の電流特性とほぼ同じである
    電流特性を有しており、チップは第２の要素を具備する
    が最初に述べた光感知要素は具備しない差動回路の部分
    を被覆する不透明材料の第２の層を有し、差動回路は非
    均衡であるので、最初に述べた光感知要素は光にさらさ
    れるが第２の要素はさらされないときに最初に述べた光
    感知要素によって生成された前記電流の変化に応答して
    出力信号を提供し、その出力信号は両方の光感知要素と
    も光にさらされないときの第１の状態とカプセル封じ材
    料の除去を示す第２の出力状態とを有する請求項１記載
    の集積回路チップ。
  3. 【請求項３】　　保護回路がさらに、光感知バイアス手
    段による光の検知のみに応じて差動回路の動作を可能に
    するためにその差動回路に結合される光感知バイアス手
    段を有する請求項２記載の集積回路チップ。
  4. 【請求項４】　　第２の不透明材料が高反射性である請
    求項２記載の集積回路チップ。
  5. 【請求項５】　　保護メモリ要素は揮発性メモリ要素で
    あり、チップは揮発性メモリ要素を電源に結合するため
    に揮発性メモリ要素に結合された接触手段を具備してお
    り、スイッチ手段は揮発性メモリ要素を接触手段に結合
    し、そして光感知要素が光にさらされるときに揮発性メ
    モリ要素を接触手段から結合解除することによって光感
    知要素によって生成された電流に応答し、それによって
    揮発性メモリ要素から電力を除去するので、カプセル封
    じ材料がチップから除去されるならば電力が揮発性メモ
    リ要素から除去されることによってその中に記憶された
    秘密データを消去する請求項１記載の集積回路チップ。
  6. 【請求項６】　　光感知要素が光に対する露出に応答す
    る検知可能な逆電流変化特性を有するダイオードである
    請求項１記載の集積回路チップ。
  7. 【請求項７】　　光感知要素が光に対する露出に応答す
    る検知可能な接合逆電流特性を有するバイポーラトラン
    ジスタである請求項１記載の集積回路チップ。
  8. 【請求項８】　　変更可能な手段が変更されるときまで
    スイッチ手段が前記電流の変化に応答するのを防ぐため
    の、ヒューズのような、前記変更可能な手段をさらに具
    備する請求項１記載の集積回路チップ。
  9. 【請求項９】　　前記電流の変化に応答して制御機能の
    ような他のチップ機能を無能にするための手段をさらに
    具備する請求項１記載の集積回路チップ。
JP3256630A 1990-10-04 1991-10-03 カプセル封じされた集積回路チップ内に記憶された秘密データの検査防止策 Pending JPH04258892A (ja)

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