DE10040093C1 - Speicherzellenanordnung - Google Patents

Abstract

Es ist eine Speicherzellenanordnung mit einem nicht-flüchtigen Speicher (NM) angegeben, welcher mit einem Verriegelungselement (VE) verriegelbar ist. Der nicht-flüchtige Speicher (NW) wird durch Aktivieren einer Kopie der Verriegelungs-Speicherzelle (LH) verriegelt, welche mit der Verriegelungs-Speicherzelle (ML) gekoppelt und mit einem Aktivierglied (AG) betriebszustandsabhängig aktivierbar ist. Hierdurch können Fehlprogrammierungen, insbesondere bei kalibrierbaren Sensoren, erkannt beziehungsweise vermieden werden.

Description

Die vorliegende Erfindung betrifft eine Speicherzellenanord­ nung mit Lese-/Schreibschutz.

Bei programmierbaren, integrierten Schaltkreisen, beispiels­ weise bei kalibrierbaren Sensoren, kann es wünschenswert sein, den Speichereinhalt eines nicht-flüchtigen Speichers nach dessen einmaliger Programmierung derart zu schützen, daß ein Ändern oder ein Löschen unmöglich ist.

In der Druckschrift US 6 041 007 A ist eine integrierte Schaltung, bevorzugt ein elektronischer Sensor, mit einer als EEPROM ausgebildeten programmierbaren Speicherzelle angege­ ben. Zu deren Verriegelung ist eine Verriegelungs-Speicher­ zelle vorgesehen, die nur bei Anliegen eines extern zuführba­ ren Signals überschreibbar ist. Ein Umprogrammieren der programmier­ baren Speicherzelle nach Abschluß der Fertigung nicht mehr möglich.

Eine Möglichkeit, den Speicherinhalt zu schützen, besteht darin, am Schluß einer einmaligen Programmierung ein Schreib­ schutz-Bit zur Verriegelung des Speichers zu setzen. Hier­ durch ist es möglich, weiteres Programmieren bzw. Aktivieren von Test-Routinen zu verhindern und einen vorhandenen Daten­ eingang am integrierten Schaltkreis zu verriegeln. Somit wird sichergestellt, daß nach Abschluß der Programmierung und nach Setzen des Verriegelungs-Bits nur mehr lediglich ein Be­ triebszustand, der sogenannte Normalbetriebsmodus, ausführbar ist.

Beispielsweise durch Anlegen einer Überspannung an Spannungs­ versorgungsanschlüsse des integrierten Schaltkreises kann üb­ licherweise vom Normalbetriebsmodus in andere Modi gewechselt werden, beispielsweise in einen Schreib-Modus, in dem Daten in einen nicht-flüchtigen Speicher geschrieben werden. Wei­ terhin kann ein Test-Modus vorgesehen sein, welcher ein Aus­ lesen des nicht-flüchtigen Speichers ermöglicht, so daß bei­ spielsweise nach jedem Schreibvorgang eines Bits in den nicht-flüchtigen Speicher überprüfbar ist, ob dieser Schreib- Vorgang fehlerfrei erfolgt ist.

Dabei tritt jedoch das Problem auf, daß, wenn das Verriege­ lungs-Bit im nicht-flüchtigen Speicher gesetzt ist, ein Überprüfen der Fehlerfreiheit dieses Schreibvorgangs nicht mehr möglich ist, da nach Setzen des Verriegelungs-Bits lediglich der Normalbetriebsmodus ausführbar ist, welcher keine Test- oder Lesemodi gestattet.

Insbesondere kann das Problem auftreten, daß beim Beschreiben des Verriegelungs-Bits im nicht-flüchtigen Speicher weitere Speicherzellen des nicht-flüchtigen Speichers unbeabsichtigt beschrieben werden. Eine derartige Fehlprogrammierung kann selbst bei umfangreichen Funktionstests unentdeckt bleiben.

Aufgabe der vorliegenden Erfindung ist es, eine Speicherzel­ lenanordnung anzugeben, bei der eine Verriegelung eines nicht-flüchtigen Speichers vorgesehen ist und bei der die korrekte Programmierung eines verriegelten Speicherbereichs überprüfbar ist.

Die Aufgabe wird gelöst von einer Speicherzellenanordnung mit

• - einem nicht-flüchtigen Speicher, welcher eine Verriege­ lungs-Speicherzelle umfaßt, die einen Lese- und/oder Schreibschutz des nicht-flüchtigen Speichers anzeigt und
• - einem Verriegelungselement, welches mit dem nicht- flüchtigen Speicher gekoppelt ist, zum Verhindern von Le­ se- und/oder Schreibvorgängen am nicht-flüchtigen Speicher und
• - einem zusätzlichen Speicherelement, welches eingangsseitig mit der Verriegelungs-Speicherzelle gekoppelt und welches ausgangsseitig mit dem Verriegelungselement zu dessen An­ steuerung verbunden ist.

Bei der beschriebenen Speicherzellenanordnung ist die Verrie­ gelung des nicht-flüchtigen Speichers nicht unmittelbar durch ein Setzen eines Bits desselben bewirkt, sondern die Verrie­ gelung wird durch das zusätzliche Speicherelement, welches mit dem Verriegelungselement des nicht-flüchtigen Speichers gekoppelt ist, bewirkt. Das Vorsehen einer derartigen ver­ klinkten Kopie der Verriegelungs-Speicherzelle des nicht- flüchtigen Speichers, welche das Verriegelungs-Bit (Memory Lock Bit) tragen kann, ermöglicht beispielsweise eine zeit­ verzögerte Aktivierung des zusätzlichen Speicherelementes.

Beispielsweise kann, abhängig von einem Betriebs-Modus der Speicherzellenanordnung, der Speicherinhalt der Verriege­ lungs-Speicherzelle, welcher 1 Bit betragen kann, auf den Ausgang des zusätzlichen Speicherelements durchgeschaltet und in einem Normalbetriebsmodus ständig aufgefrischt werden.

Hierdurch kann zum einen eine unbeabsichtigte Programmierung des nicht-flüchtigen Speichers im Betrieb durch eine Verrie­ gelung desselben vermieden werden sowie die Fehlerfreiheit des Programmiervorgangs bezüglich der Verriegelungs- Speicherzelle mit einem Verriegelungs-Bit selbst überprüft werden.

In einer vorteilhaften Ausführungsform der vorliegenden Er­ findung ist ein Aktivierglied vorgesehen, welches eine Be­ reitstellung von in der Verriegelungs-Speicherzelle abgeleg­ ter Information im zusätzlichen Speicherelement in Abhängig­ keit von einem dem Aktivierglied zuführbaren Aktivierungs­ signal bewirkt.

Dem Aktivierglied kann als Aktivierungssignal beispielsweise ein Einschaltphasen-Indikatorsignal zuführbar sein, welches während einer Einschaltphase der Speicherzellenanordnung oder eines die Speicherzellenanordnung umfassenden integrierten Schaltkreises aktiv ist und somit die Einschaltphase anzeigt.

Durch ein Setzen eines Verriegelungs-Bits in der Verriege­ lungs-Speicherzelle ist folglich erst dann eine Verriegelung des nicht-flüchtigen Speichers in der Speicherzellenanordnung bewirkt, wenn die Speicherzellenanordnung nach einer Program­ mierung ein nächstes Mal eingeschaltet wird.

In einer weiteren, vorteilhaften Ausführungsform der vorlie­ genden Erfindung ist ein Oder-Gatter vorgesehen, welches aus­ gangsseitig mit einem Eingang des Aktiviergliedes verbunden ist und dem eingangsseitig ein Einschaltphasen-Indikator­ signal und ein Normalbetriebsmodus-Indikatorsignal zuführbar sind.

Durch Zuführen eines Normalbetriebsmodus-Indikatorsignals zu­ sätzlich zu einem Einschaltphasen-Indikatorsignal kann eine Verriegelung des nicht-flüchtigen Speichers bereits nach Ab­ schluß der Programmierung des nicht-flüchtigen Speichers und Beginn des Normalbetriebsmodus der Speicherzellenanordnung bewirkt sein. Die Möglichkeit, den nicht-flüchtigen Speicher auf eine fehlerfreie Programmierung hin zu überprüfen bleibt dabei erhalten.

In einer weiteren, vorteilhaften Ausführungsform der vorlie­ genden Erfindung ist zur Bereitstellung des Normalbetriebsmo­ dus-Indikatorsignals ein Decodierblock vorgesehen, dessen Ausgang mit einem Eingang des Oder-Gatters verbunden ist.

Der Decodierblock kann beispielsweise eine erhöhte Betriebs­ spannung, welche einen anderen als einen Normalbetriebsmodus indiziert, decodieren und im Falle eines Normalbetriebsmodus ein Normalbetriebsmodus-Indikatorsignal an seinem Ausgang be­ reit stellen.

In einer weiteren, vorteilhaften Ausführungsform der vorlie­ genden Erfindung ist ein D-Flipflop vorgesehen, welches das Aktivierglied und das zusätzliche Speicherelement umfaßt.

Ein D-Flipflop ermöglicht eine einfache und zuverlässige Mög­ lichkeit der Realisierung des zusätzlichen Speicherelements sowie dessen Aktivierung mit einem Aktivierungssignal, wel­ ches dem Takteingang des D-Flipflop zuführbar ist. Der D-Ein­ gang des D-Flipflops kann dabei mit der Verriegelungs- Speicherzelle gekoppelt sein.

In einer weiteren, vorteilhaften Ausführungsform der vorlie­ genden Erfindung ist ein flüchtiger Speicher vorgesehen, der einen Dateneingang hat und der ausgangsseitig an den nicht- flüchtigen Speicher angeschlossen ist.

Der Dateneingang des flüchtigen Speichers kann als serieller Dateneingang ausgeführt sein. Die Übertragung der Daten vom flüchtigen Speicher, welcher als Register ausgeführt sein kann, in den nicht-flüchtigen Speicher kann parallel erfol­ gen. An den Dateneingang kann das Verriegelungselement ange­ schlossen sein.

In einer weiteren, vorteilhaften Ausführungsform der vorlie­ genden Erfindung umfaßt der Speicherbereich des flüchtigen Speichers ein Testregister. Das Testregister kann in einem Test-Modus erforderlich sein.

In einer weiteren, vorteilhaften Ausführungsform der vorlie­ genden Erfindung ist das zusätzliche Speicherelement aus­ gangsseitig mit einem Rücksetzeingang des Testregisters ver­ bunden. Wenn ein Testregister vorgesehen ist, welches einen aktiven Test-Modus anzeigen kann, ist es vorteilhaft, bei ei­ nem Aktivieren des zusätzlichen Speicherelements das Testre­ gister zurück zu setzen. Dabei kann zugleich der Dateneingang des flüchtigen Speichers verriegelt werden.

Weitere Einzelheiten der vorliegenden Erfindung sind in den Unteransprüchen angegeben.

Die Erfindung wird nachfolgend an einem Ausführungsbeispiel anhand der Zeichnung näher erläutert.

Es zeigt:

Die Figur eine beispielhafte Ausführungsform der Speicher­ zellenanordnung anhand eines Blockschaltbilds.

Die Figur zeigt einen flüchtigen Speicher (Volatile Memo­ ry) VM und einen parallel angeschlossenen nicht-flüchtigen Speicher (Non-Volatile Memory) NM. Der nicht-flüchtige Spei­ cher NM umfaßt eine Verriegelungs-Speicherzelle (Memory Lock) ML. Der flüchtige Speicher VM, welcher zum Beladen des nicht- flüchtigen Speichers NM dient, weist eine Speicherstruktur auf, welche der des nicht-flüchtigen Speichers NM entspricht. Zusätzlich weist der flüchtige Speicher VM jedoch ein Testre­ gister TR auf. Der flüchtige Speicher VM hat einen Datenein­ gang DI, der dessen serieller Beladung dient. Dabei ist das Verriegelungs-Bit zur Beladung der Verriegelungs-Speicher­ zelle ML das zuletzt in den flüchtigen Speicher VM geladene Bit. An den Dateneingang DI des flüchtigen Speichers VM ist ein Verriegelungselement VE angeschlossen, welches Schreib­ vorgänge, Löschvorgänge und Lesevorgänge am flüchtigen Spei­ cher VM und damit am nicht-flüchtigen Speicher NM ermöglicht. Gesteuert wird das Verriegelungselement VE von einem zusätz­ lichen Speicherelement LH, welches in einem Flipflop FF vor­ gesehen ist. Das Flipflop FF ist als D-Flipflop ausgelegt, an dessen Ausgang der Steuereingang des Verriegelungselements VE angeschlossen ist. Der Dateneingang des Flipflops FF ist an die Verriegelungs-Speicherzelle ML angeschlossen. Das D-Flip­ flop FF ist als taktzustandsgesteuertes Flipflop FF ausge­ führt, welches bei Anliegen eines Taktsignals seinen Eingang auf seinen Ausgang durch schaltet. Hierfür weist das Flipflop FF ein Aktivierungsglied AG auf, welches an den Ausgang eines Oder-Gatters OR angeschlossen ist. Diesem Oder-Gatter OR ist eingangsseitig ein Einschaltphasen-Indikatorsignal PU sowie ein Normalbetriebsmodus-Indikatorsignal NO zuführbar. Zur Be­ reitstellung dieses Normalbetriebsmodus-Indikatorsignals NO ist ein Decodierblock DB an einen Eingang des Oder-Gatters OR angeschlossen.

Bei einem Zuführen von Daten am Dateneingang DI des flüchti­ gen Speichers VM bei einem erstmaligen Einschalten der Spei­ cherzellenanordnung ist das Verriegelungs-Bit in der Verriegelungs-Speicherzelle ML noch nicht gesetzt und folglich ist im Verriegelungselement VE keine Verriegelung des Datenstroms aktiv. Demnach kann beispielsweise ein Lesemodus durchgeführt werden, in dem Daten vom Dateneingang DI in den flüchtigen Speicher VM eingelesen werden. Es kann weiterhin ein Schreib­ modus ausgeführt werden, in dem Daten vom flüchtigen Speicher VM in den nicht-flüchtigen Speicher NM geschrieben werden und es kann schließlich ein Testmodus ausgeführt werden, in dem Daten vom Dateneingang DI ins Testregister TR geschrieben werden. In diesen Betriebsmodi bewirkt ein Setzen des Mem­ lock-Bits in der Verriegelungs-Speicherzelle ML nicht, daß das Verriegelungselement VE den Dateneingang DI des flüchti­ gen Speichers VM verriegelt. Denn selbst wenn das Memlock-Bit in der Verriegelungs-Speicherzelle ML gesetzt ist, so wird dieses nicht an den Ausgang des Flipflops durchgeschaltet, da am Eingang des Aktiviergliedes AG weder ein Einschaltphasen- Indikatorsignal PU noch ein Normalbetriebsmodus- Indikatorsignal NO anliegt. Demnach kann nun in einem Testmo­ dus der Inhalt des nicht-flüchtigen Speichers NM überprüft werden, beispielsweise durch Auslesen über eine Stromschnitt­ stelle. Somit können Fehlprogrammierungen des nicht- flüchtigen Speichers NM ausgeschlossen werden.

Ein Aktivieren eines Normalbetriebsmodus führt dazu, daß am Ausgang des Decodierblocks DB ein Normalbetriebsmodus- Indikatorsignal NO bereitsteht, welches das Flipflop FF über das Aktivierglied AG derart aktiviert, daß dessen Eingang auf seinen Ausgang durchgeschaltet wird und somit in dem zusätz­ lichen Speicherelement LH, das heißt am Ausgang des Flipflop FF, eine Kopie des Bits der Verriegelungs-Speicherzelle be­ reitsteht. Dies führt dazu, daß bei gesetztem Verriegelungs- Bit in der Verriegelungs-Speicherzelle ML zum einen das Ver­ riegelungselement VE den Dateneingang DI verriegelt und zum anderen über den Rücksetzeingang RS das Testregister TR zu­ rück gesetzt wird. Somit kann die Speicherzellenanordnung in der Folge weder umprogrammiert werden noch kann der Normalbe­ triebsmodus unterbrochen werden. Die Zuführung des Einschaltphasen-Indikatorsignals PU während einer hinreichend langen Einschaltphase an das Oder-Gatter OR bewirkt, daß der jeweils aktuelle Speicherinhalt der Verriegelungs-Speicherzelle ML an den Ausgang des Flipflops FF und damit in das zusätzliche Speicherelement LH übernommen wird.

Zum Verlassen eines Normalbetriebsmodus und Aktivieren eines Lade-, Test- oder Schreibmodus kann an die Speicherzellenan­ ordnung eine erhöhte Versorgungsspannung angelegt werden. Diese Überspannung, welche zum Programmieren der Speicherzel­ lenanordnung gewünscht ist, ist in einem Normalbetriebsmodus jedoch dann unerwünscht, wenn Störsignale den Überspannungs­ modus aktivieren. Dies gefährdet jedoch nicht die Betriebssi­ cherheit der Speicherzellenanordnung, da, selbst wenn das Normalbetriebsmodus-Indikatorsignal NO in den Zustand Low­ wechselt, der Inhalt des zusätzlichen Speicherelementes LH eingefroren wird und die Verriegelungseinheit VE weiterhin den Dateneingang DI verriegelt, da die Verriegelungs- Speicherzelle bereits zuvor programmiert war.

In einer alternativen Ausführungsform könnte das Oder-Gatter OR entfallen und das Einschaltphasen-Indikatorsignal PU könn­ te unmittelbar dem Flipflop FF zuführbar sein. Hierdurch kön­ nen der Decodierblock DB sowie der Oder-Gatter OR entfallen, wobei starke Störimpulse der Versorgungsspannung während des Betriebes der Speicherzellenanordnung zu einer Aufhebung der Verriegelung im Verriegelungselement VE führen könnten.

Zur Erhöhung der Betriebssicherheit gegenüber durch Störim­ pulse verursachte Überspannung oder Unterspannung könnte an­ stelle des Oder-Gatters OR gemäß der Figur ein Oder-Gatter mit vier Eingängen vorgesehen sein, dem an einem ersten Ein­ gang das Normalbetriebsmodus-Indikatorsignal NO, an einem zweiten Eingang das Einschaltphasen-Indikatorsignal PU, an einem dritten Eingang ein Unterspannungs-Indikatorsignal und an einem vierten Eingang der Ausgang eines UND-Gatters, des­ sen Eingängen zum einen ein Überspannungs-Indikatorsignal und zum anderen der Speicherinhalt des zusätzlichen Speicherele­ ments LH zuführbar ist.

Der flüchtige Speicher VM kann anstelle eines Speicherabbilds des nicht-flüchtigen Speichers NM lediglich eine Adresse, die auf den nicht-flüchtigen Speicher oder einen weiteren Spei­ cher zeigt, aufweisen.

Anstelle des D-Flipflops FF könnte beispielsweise ein posi­ tiv-taktflankengesteuertes Flipflop verwendet werden, dessen Takteingang nur während des Normalbetriebsmodus von einem hochfrequenten Taktsignal ansteuerbar sein könnte. Ebenso könnte das D-Flipflop durch ein RS-Flipflop mit entsprechen­ den Zusatzgattern ersetzt werden.

Claims (8)

1. Speicherzellenanordnung, mit
einem nicht-flüchtigen Speicher (NM), welcher eine Verriegelungs-Speicherzelle (ML) umfaßt, die einen Le­ se- und/oder Schreibschutz des nicht-flüchtigen Spei­ chers (NM) anzeigt,
einem Verriegelungselement (VE), welches mit dem nicht-flüchtigen Speicher (NM) gekoppelt ist, zum Ver­ hindern von Lese- und/oder Schreibvorgängen am nicht- flüchtigen Speicher (NM) und
einem zusätzlichen Speicherelement (LH), welches ein­ gangsseitig mit der Verriegelungs-Speicherzelle (ML) gekoppelt und welches ausgangsseitig mit dem Verriege­ lungselement (VE) zu dessen Ansteuerung verbunden ist.

2. Speicherzellenanordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein Aktivierglied (AG) vorgesehen ist, welches eine Bereit­ stellung von in der Verriegelungs-Speicherzelle (ML) abgeleg­ ter Information im zusätzlichen Speicherelement (LH) in Ab­ hängigkeit von einem dem Aktivierglied (AG) zuführbaren Akti­ vierungssignal bewirkt.

3. Speicherzellenanordnung nach Anspruch 2, dadurch gekennzeichnet, daß ein Oder-Gatter (OR) vorgesehen ist, welches ausgangsseitig mit einem Eingang des Aktiviergliedes (AG) verbunden ist und dem eingangsseitig ein Einschaltphasen-Indikatorsignal (PU) und ein Normalbetriebsmodus-Indikatorsignal (NO) zuführbar sind.

4. Speicherzellenanordnung nach Anspruch 3, dadurch gekennzeichnet, daß zur Bereitstellung des Normalbetriebsmodus-Indikatorsignals (NO) ein Decodierblock (DB) vorgesehen ist, dessen Ausgang mit einem Eingang des Oder-Gatters verbunden ist.

5. Speicherzellenanordnung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß ein D-Flipflop (FF) vorgesehen ist, welches das Aktivierglied (AG) und das zusätzliche Speicherelement (LH) umfaßt.

6. Speicherzellenanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß ein flüchtiger Speicher (VM) vorgesehen ist, der einen Daten­ eingang (DI) hat und der ausgangsseitig an den nichtflüch­ tigen Speicher (NM) angeschlossen ist.

7. Speicherzellenanordnung nach Anspruch 6, dadurch gekennzeichnet, daß der flüchtige Speicherbereich (VM) ein Testregister (TR) um­ faßt.

8. Speicherzellenanordnung nach Anspruch 7, dadurch gekennzeichnet, daß das zusätzliche Speicherelement (LH) ausgangsseitig mit einem Rücksetzeingang (RS) des Testregisters (TR) verbunden ist.