WO2002015196A1 - Speicherzellenanordnung - Google Patents

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WO2002015196A1
WO2002015196A1 PCT/DE2001/003119 DE0103119W WO0215196A1 WO 2002015196 A1 WO2002015196 A1 WO 2002015196A1 DE 0103119 W DE0103119 W DE 0103119W WO 0215196 A1 WO0215196 A1 WO 0215196A1
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memory
memory cell
volatile memory
locking
cell arrangement
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English (en)
French (fr)
Inventor
Udo Ausserlechner
Original Assignee
Infineon Technologies Ag
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells

Definitions

  • the present invention relates to a memory cell arrangement with read / write protection.
  • US Pat. No. 6,041,007 A specifies an integrated circuit, preferably an electronic sensor, with a programmable memory cell designed as an EEPROM. To lock them, a locking memory cell is provided which can only be overwritten when an externally supplied signal is present. It is no longer possible to reprogram the programmable memory cells after completion of production.
  • One way to protect the memory contents is to set a write protection bit to lock the memory at the end of a one-time programming. This makes it possible to prevent further programming or activation of test routines and to lock an existing data input on the integrated circuit. This ensures that after programming and after setting the locking bit, only one operating state, the so-called normal operating mode, can be carried out.
  • a test mode can be provided which enables the non-volatile memory to be read out, so that, for example, it can be checked after each write operation of a bit in the non-volatile memory whether this write operation was carried out without errors.
  • the problem can arise that when writing the locking bit in the non-volatile memory, further memory cells of the non-volatile memory are unintentionally written to. Such incorrect programming can go undetected even during extensive function tests.
  • the object of the present invention is to provide a memory cell arrangement in which a non-volatile memory is locked and in which the correct programming of a locked memory area can be checked.
  • a memory cell arrangement having a non-volatile memory, which comprises a locking memory cell which indicates read and / or write protection of the non-volatile memory and a locking element which is coupled to the non-volatile memory for Preventing read and / or write operations on the non-volatile memory and an additional memory element which is coupled on the input side to the locking memory cell and which is connected on the output side to the locking element for actuating it.
  • the locking of the non-volatile memory is not effected directly by setting a bit thereof, but the locking is effected by the additional memory element which is coupled to the locking element of the non-volatile memory.
  • the provision of such a latched copy of the lock memory cell of the non-volatile memory, which can carry the lock bit (memory lock bit), enables, for example, a time-delayed activation of the additional memory element.
  • the memory content of the locking memory cell which can be 1 bit, can be switched through to the output of the additional memory element and constantly refreshed in a normal operating mode.
  • an activation element which effects the provision of information stored in the locking memory cell in the additional memory element as a function of an activation signal that can be supplied to the activation element.
  • the activation element can be supplied with an activation phase indicator signal, for example, which is activated during an activation phase of the memory cell arrangement or of an integrated circuit comprising the memory cell arrangement is active and thus indicates the switch-on phase.
  • the non-volatile memory in the memory row arrangement is consequently only locked when the memory cell arrangement is switched on the next time after programming.
  • an OR gate is provided which is connected on the output side to an input of the activation element and to which an on-phase indicator signal and a normal operating mode indicator signal can be supplied on the input side.
  • the non-volatile memory By supplying a normal operating mode indicator signal in addition to a switch-on phase indicator signal, the non-volatile memory can be locked as soon as the programming of the non-volatile memory has ended and the normal operating mode of the memory cell arrangement has started. The possibility of checking the non-volatile memory for error-free programming is retained.
  • a decoding block is provided to provide the normal operating mode indicator signal, the output of which is connected to an input of the OR gate.
  • the decoding block can, for example, decode an increased operating voltage which indicates a mode other than a normal operating mode and, in the case of a normal operating mode, provide a normal operating mode indicator signal at its output.
  • a D flip-flop is provided, which comprises the activation element and the additional memory element.
  • a D flip-flop enables a simple and reliable possibility of realizing the additional memory element and activating it with an activation signal which can be fed to the clock input of the D flip-flop.
  • the D input of the D flip-flop can be coupled to the locking memory cell.
  • a volatile memory which has a data input and is connected on the output side to the non-volatile memory.
  • the data input of the volatile memory can be designed as a serial data input.
  • the data can be transferred from the volatile memory, which can be implemented as a register, to the non-volatile memory in parallel.
  • the locking element can be connected to the data input.
  • the memory area of the volatile memory comprises a test register.
  • the test register may be required in a test mode.
  • the additional memory element is connected on the output side to a reset input of the test register. If a test register is provided which can indicate an active test mode, it is advantageous to reset the test register when the additional memory element is activated. At the same time, the data input of the volatile memory can be locked. Further details of the present invention are given in the subclaims.
  • the figure shows an exemplary embodiment of the memory row arrangement using a block diagram.
  • the figure shows a volatile memory (Volatile Memory) VM and a parallel connected non-volatile memory (Non-Volatile Memory) NM.
  • the non-volatile memory NM comprises a memory lock ML.
  • the volatile memory VM which is used to load the non-volatile memory NM, has a memory structure which corresponds to that of the non-volatile memory NM.
  • the volatile memory VM has a test register TR.
  • the volatile memory VM has a data input DI which is used for its serial loading.
  • the locking bit for loading the locking memory cell ML is the last bit loaded into the volatile memory VM.
  • a locking element VE is connected to the data input DI of the volatile memory VM, which enables write operations, erase operations and read operations on the volatile memory VM and thus on the non-volatile memory NM.
  • the locking element VE is controlled by an additional memory element LH, which is provided in a flip-flop FF.
  • the flip-flop FF is designed as a D flip-flop, to the output of which the control input of the locking element VE is connected.
  • the data input of the flip-flop FF is connected to the latch memory cell ML.
  • the D flip-flop FF is designed as a clock state-controlled flip-flop FF, which switches its input through to its output when a clock signal is present.
  • the flip-flop FF has an activation element AG, which is connected to the output of a OR gate OR is connected.
  • On the input side of this OR gate OR is a switch-on phase indicator signal PU and a normal operating mode indicator signal NO.
  • a decoding block DB is connected to an input of the OR gate OR.
  • a read mode can be carried out, for example, in which data from the data input DI are read into the volatile memory VM.
  • a write mode can be carried out in which data from the volatile memory VM is written into the non-volatile memory NM and finally a test mode can be carried out in which data from the data input DI is written into the test register TR.
  • setting the Memlock bit in the locking memory cell ML does not cause the locking element VE to lock the data input DI of the volatile memory VM.
  • the content of the non-volatile memory NM can now be checked in a test mode, for example by reading out via a current interface. Erroneous programming of the non-volatile memory NM can thus be excluded.
  • Activating a normal operating mode leads to a normal operating mode at the output of the decoding block DB.
  • Indicator signal NO is available, which activates the flip-flop FF via the activating element AG in such a way that its input is open its output is switched through and thus a copy of the bit of the locking memory cell is available in the additional memory element LH, that is to say at the output of the flip-flop FF.
  • the memory cell arrangement cannot subsequently be reprogrammed, nor can the normal operating mode be interrupted.
  • the supply of the switch-on phase indicator signal PU to the OR gate OR during a sufficiently long switch-on phase causes the current memory content of the latch memory cell ML to be transferred to the output of the flip-flop FF and thus to the additional memory element LH.
  • an increased supply voltage can be applied to the memory cell arrangement.
  • This overvoltage which is desired for programming the memory cell arrangement, is undesirable in a normal operating mode, however, when interference signals activate the overvoltage mode. However, this does not endanger the operational safety of the memory cell arrangement, since even if the normal operating mode indicator signal NO changes to the low state, the content of the additional memory element LH is frozen and the locking unit VE continues to lock the data input DI, since the locking memory cell has previously was programmed.
  • the OR gate OR could be omitted and the switch-on phase indicator signal PU could be fed directly to the flip-flop FF.
  • the decoding block DB and the OR gate OR can be omitted, and strong interference pulses of the supply voltage during operation of the memory cell arrangement could lead to the locking in the locking element VE being canceled.
  • an OR gate with four inputs could be provided instead of the OR gate OR according to the figure, which has the normal operating mode indicator signal NO at a first input and the switch-on phase indicator signal at a second input PU, an undervoltage indicator signal at a third input and the output of an AND gate at a fourth input, the inputs of which can be supplied with an overvoltage indicator signal and the memory content of the additional memory element LH.
  • the volatile memory VM can only have an address which points to the non-volatile memory or a further memory.
  • a positive clock edge-controlled flip-flop could be used, for example, the clock input of which could only be controlled by a high-frequency clock signal during the normal operating mode.
  • the D flip-flop could also be replaced by an RS flip-flop with corresponding additional gates.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

Es ist eine Speicherzellenanordnung mit einem nicht-flüchtigen Speicher (NM) angegeben, welcher mit einem Verriegelungselement (VE) verriegelbar ist. Der nicht-flüchtige Speicher (NM) wird durch Aktivieren einer Kopie der Verriegelungs-Speicherzelle (LH) verriegelt, welche mit der Verriegelungs-Speicherzelle (ML) gekoppelt und mit einem Aktivierglied (AG) betriebszustandsabhängig aktivierbar ist. Hierdurch können Fehlprogrammierungen, insbesondere bei kalibrierbaren Sensoren, erkannt beziehungsweise vermieden werden.

Description

Be s ehr e ibung
Speicherzellenanordnung
Die vorliegende Erfindung betrifft eine Speicherzellenanordnung mit Lese-/Schreibschutz .
Bei programmierbaren, integrierten Schaltkreisen, beispielsweise bei kalibrierbaren Sensoren, kann es wünschenswert sein, den Speichereinhalt eines nicht-flüchtigen Speichers nach dessen einmaliger Programmierung derart zu schützen, daß ein Ändern oder ein Löschen unmöglich ist.
In der Druckschrift US 6 041 007 A ist eine integrierte Schaltung, bevorzugt ein elektronischer Sensor, mit einer als EEPROM ausgebildeten programmierbaren Speicherzelle angegeben. Zu deren Verriegelegung ist eine Verriegelungs-Speicherzelle vorgesehen, die nur bei Anliegen eines extern zuführbaren Signals überschreibbar ist. Ein Umprogrammieren der pro- grammierbaren Speicherzellen ist nach Abschluß der Fertigung nicht mehr möglich.
Eine Möglichkeit, den Speicherinhalt zu schützen, besteht darin, am Schluß einer einmaligen Programmierung ein Schreib- schutz-Bit zur Verriegelung des Speichers zu setzen. Hierdurch ist es möglich, weiteres Programmieren bzw. Aktivieren von Test-Routinen zu verhindern und einen vorhandenen Dateneingang am integrierten Schaltkreis zu verriegeln. Somit wird sichergestellt, daß nach Abschluß der Programmierung und nach Setzen des Verriegelungs-Bits nur mehr lediglich ein Betriebszustand, der sogenannte Normalbetriebsmodus, ausführbar ist .
Beispielsweise durch Anlegen einer Überspannung an Spannungs- Versorgungsanschlüsse des integrierten Schaltkreises kann üblicherweise vom Normalbetriebsmodus in andere Modi gewechselt werden, beispielsweise in einen Schreib-Modus, in dem Daten in einen nicht-flüchtigen Speicher geschrieben werden. Weiterhin kann ein Test-Modus vorgesehen sein, welcher ein Auslesen des nicht-flüchtigen Speichers ermöglicht, so daß beispielsweise nach jedem Schreibvorgang eines Bits in den nicht-flüchtigen Speicher überprüfbar ist, ob dieser Schreib- Vorgang fehlerfrei erfolgt ist.
Dabei tritt jedoch das Problem auf, daß, wenn das Verriegelungs-Bit im nicht-flüchtigen Speicher gesetzt ist, ein Über- prüfen der Fehlerfreiheit dieses Schreibvorgangs nicht mehr möglich ist, da nach Setzen des Verriegelungs-Bits lediglich der Normalbetriebsmodus ausführbar ist, welcher keine Test- oder Lesemodi gestattet .
Insbesondere kann das Problem auftreten, daß beim Beschreiben des Verriegelungs-Bits im nicht-flüchtigen Speicher weitere Speicherzellen des nicht-flüchtigen Speichers unbeabsichtigt beschrieben werden. Eine derartige Fehlprogrammierung kann selbst bei umfangreichen Funktionstests unentdeckt bleiben.
Aufgabe der vorliegenden Erfindung ist es, eine Speicherzellenanordnung anzugeben, bei der eine Verriegelung eines nicht-flüchtigen Speichers vorgesehen ist und bei der die korrekte Programmierung eines verriegelten Speicherbereichs überprüfbar ist.
Die Aufgabe wird gelöst von einer Speicherzellenanordnung mit einem nicht-flüchtigen Speicher, welcher eine Verriegelungs-Speicherzelle umfaßt, die einen Lese- und/oder Schreibschutz des nicht-flüchtigen Speichers anzeigt und einem Verriegelungselement, welches mit dem nicht- flüchtigen Speicher gekoppelt ist, zum Verhindern von Lese- und/oder Schreibvorgängen am nicht-flüchtigen Speicher und - einem zusätzlichen Speicherelement, welches eingangsseitig mit der Verriegelungs-Speicherzelle gekoppelt und welches ausgangsseitig mit dem Verriegelungselement zu dessen An- steuerung verbunden ist.
Bei der beschriebenen Speicherzellenanordnung ist die Verrie- gelung des nicht- flüchtigen Speichers nicht unmittelbar durch ein Setzen eines Bits desselben bewirkt, sondern die Verriegelung wird durch das zusätzliche Speicherelement, welches mit dem Verriegelungselement des nicht-flüchtigen Speichers gekoppelt ist, bewirkt. Das Vorsehen einer derartigen ver- klinkten Kopie der Verriegelungs-Speicherzelle des nichtflüchtigen Speichers, welche das Verriegelungs-Bit (Memory Lock Bit) tragen kann, ermöglicht beispielsweise eine zeitverzögerte Aktivierung des zusätzlichen Speicherelementes.
Beispielsweise kann, abhängig von einem Betriebs-Modus der Speicherzellenanordnung, der Speicherinhalt der Verriegelungs-Speicherzelle, welcher 1 Bit betragen kann, auf den Ausgang des zusätzlichen Speicherelements durchgeschaltet und in einem Normalbetriebsmodus ständig aufgefrischt werden.
Hierdurch kann zum einen eine unbeabsichtigte Programmierung des nicht-flüchtigen Speichers im Betrieb durch eine Verriegelung desselben vermieden werden sowie die Fehlerfreiheit des Programmiervorgangs bezüglich der Verriegelungs- Speicherzelle mit einem Verriegelungs-Bit selbst überprüft werden.
In einer vorteilhaften Ausführungsform der vorliegenden Erfindung ist ein Aktivierglied vorgesehen, welches eine Be- reitstellung von in der Verriegelungs-Speicherzelle abgelegter Information im zusätzlichen Speicherelement in Abhängigkeit von einem dem Aktivierglied zuführbaren Aktivierungs- signal bewirkt .
Dem Aktivierglied kann als Aktivierungssignal beispielsweise ein Einschaltphasen-Indikatorsignal zuführbar sein, welches während einer Einschaltphase der Speicherzellenanordnung oder eines die Speicherzellenanordnung umfassenden integrierten Schaltkreises aktiv ist und somit die Einschaltphase anzeigt.
Durch ein Setzen eines Verriegelungs-Bits in der Verriege- lungs-Speicherzelle ist folglich erst dann eine Verriegelung des nicht-fluchtigen Speichers in der SpeicherZeilenanordnung bewirkt, wenn die Speicherzellenanordnung nach einer Programmierung ein nächstes Mal eingeschaltet wird.
In einer weiteren, vorteilhaften Ausfuhrungsform der vorliegenden Erfindung ist ein Oder-Gatter vorgesehen, welches aus- gangsseitig mit einem Eingang des Aktiviergliedes verbunden ist und dem eingangsseitig ein Einschaltphasen-Indikatorsignal und ein Normalbetriebsmodus-Indikatorsignal zuführbar sind.
Durch Zuführen eines Normalbetriebsmodus-Indikatorsignals zusätzlich zu einem Einschaltphasen-Indikatorsignal kann eine Verriegelung des nicht-flüchtigen Speichers bereits nach Ab- Schluß der Programmierung des nicht-flüchtigen Speichers und Beginn des Normalbetriebsmodus der Speicherzellenanordnung bewirkt sein. Die Möglichkeit, den nicht-flüchtigen Speicher auf eine fehlerfreie Programmierung hin zu überprüfen bleibt dabei erhalten .
In einer weiteren, vorteilhaften Ausfuhrungsform der vorliegenden Erfindung ist zur Bereitstellung des Normalbetriebsmo- dus-Indikatorsignals ein Decodierblock vorgesehen, dessen Ausgang mit einem Eingang des Oder-Gatters verbunden ist.
Der Decodierblock kann beispielsweise eine erhöhte Betriebsspannung, welche einen anderen als einen Normalbetriebsmodus indiziert, decodieren und im Falle eines Normalbetriebsmodus ein Normalbetriebsmodus-Indikatorsignal an seinem Ausgang be- reit stellen. In einer weiteren, vorteilhaften Ausfuhrungsform der vorliegenden Erfindung ist ein D-Flipflop vorgesehen, welches das Aktivierglied und das zusätzliche Speicherelement umfaßt.
Ein D-Flipflop ermöglicht eine einfache und zuverlässige Möglichkeit der Realisierung des zusätzlichen Speicherelements sowie dessen Aktivierung mit einem Aktivierungssignal, welches dem Takteingang des D-Flipflop zuführbar ist. Der D-Eingang des D-Flipflops kann dabei mit der Verriegelungs- Speicherzelle gekoppelt sein.
In einer weiteren, vorteilhaften Ausführungsform der vorliegenden Erfindung ist ein flüchtiger Speicher vorgesehen, der einen Dateneingang hat und der ausgangsseitig an den nicht- flüchtigen Speicher angeschlossen ist.
Der Dateneingang des flüchtigen Speichers kann als serieller Dateneingang ausgeführt sein. Die Übertragung der Daten vom flüchtigen Speicher, welcher als Register ausgeführt sein kann, in den nicht-fluchtigen Speicher kann parallel erfolgen. An den Dateneingang kann das Verriegelungselement angeschlossen sein.
In einer weiteren, vorteilhaften Ausfuhrungsform der vorlie- genden Erfindung umfaßt der Speicherbereich des flüchtigen Speichers ein Testregister. Das Testregister kann in einem Test-Modus erforderlich sein.
In einer weiteren, vorteilhaften Ausfuhrungsform der vorlie- genden Erfindung ist das zusätzliche Speicherelement ausgangsseitig mit einem Rücksetzeingang des Testregisters verbunden. Wenn ein Testregister vorgesehen ist, welches einen aktiven Test-Modus anzeigen kann, ist es vorteilhaft, bei einem Aktivieren des zusätzlichen Speicherelements das Testre- gister zurück zu setzen. Dabei kann zugleich der Dateneingang des flüchtigen Speichers verriegelt werden. Weitere Einzelheiten der vorliegenden Erfindung sind in den Unteransprüchen angegeben.
Die Erfindung wird nachfolgend an einem Ausführungsbeispiel anhand der Zeichnung näher erläutert .
Es zeigt :
Die Figur eine beispielhafte Ausfuhrungsform der Speicher- Zeilenanordnung anhand eines Blockschaltbilds.
Die Figur zeigt einen flüchtigen Speicher (Volatile Memory) VM und einen parallel angeschlossenen nicht-fluchtigen Speicher (Non-Volatile Memory) NM. Der nicht-flüchtige Spei- eher NM umfaßt eine Verriegelungs-Speicherzelle (Memory Lock) ML. Der flüchtige Speicher VM, welcher zum Beladen des nichtflüchtigen Speichers NM dient, weist eine Speicherstruktur auf, welche der des nicht-fluchtigen Speichers NM entspricht. Zusätzlich weist der flüchtige Speicher VM jedoch ein Testre- gister TR auf. Der flüchtige Speicher VM hat einen Dateneingang DI, der dessen serieller Beladung dient. Dabei ist das Verriegelungs-Bit zur Beladung der Verriegelungs-Speicherzelle ML das zuletzt in den flüchtigen Speicher VM geladene Bit. An den Dateneingang DI des flüchtigen Speichers VM ist ein Verriegelungselement VE angeschlossen, welches Schreibvorgänge, Löschvorgänge und Lesevorgänge am flüchtigen Speicher VM und damit am nicht-flüchtigen Speicher NM ermöglicht. Gesteuert wird das Verriegelungselement VE von einem zusätzlichen Speicherelement LH, welches in einem Flipflop FF vor- gesehen ist. Das Flipflop FF ist als D-Flipflop ausgelegt, an dessen Ausgang der Steuereingang des Verriegelungselements VE angeschlossen ist. Der Dateneingang des Flipflops FF ist an die Verriegelungs-Speicherzelle ML angeschlossen. Das D-Flipflop FF ist als taktzustandsgesteuertes Flipflop FF ausge- führt, welches bei Anliegen eines Taktsignals seinen Eingang auf seinen Ausgang durch schaltet. Hierfür weist das Flipflop FF ein Aktivierungsglied AG auf, welches an den Ausgang eines Oder-Gatters OR angeschlossen ist. Diesem Oder-Gatter OR ist eingangsseitig ein Einschaltphasen-Indikatorsignal PU sowie ein Normalbetriebsmodus-Indikatorsignal NO zuführbar. Zur Bereitstellung dieses Normalbetriebsmodus-Indikatorsignals NO ist ein Decodierblock DB an einen Eingang des Oder-Gatters OR angeschlossen.
Bei einem Zuführen von Daten am Dateneingang DI des flüchtigen Speichers VM bei einem erstmaligen Einschalten der Spei- cherzellenanordnung ist das Verriegelungs-Bit in der Verriegelungs-Speicherzelle ML noch nicht gesetzt und folglich ist im Verriegelungselement VE keine Verriegelung des Datenstroms aktiv. Demnach kann beispielsweise ein Lesemodus durchgeführt werden, in dem Daten vom Dateneingang DI in den flüchtigen Speicher VM eingelesen werden. Es kann weiterhin ein Schreibmodus ausgeführt werden, in dem Daten vom flüchtigen Speicher VM in den nicht-fluchtigen Speicher NM geschrieben werden und es kann schließlich ein Testmodus ausgeführt werden, in dem Daten vom Dateneingang DI ins Testregister TR geschrieben werden. In diesen Betriebsmodi bewirkt ein Setzen des Mem- lock-Bits in der Verriegelungs-Speicherzelle ML nicht, daß das Verriegelungselement VE den Dateneingang DI des flüchtigen Speichers VM verriegelt. Denn selbst wenn das Memlock-Bit in der Verriegelungs-Speicherzelle ML gesetzt ist, so wird dieses nicht an den Ausgang des Flipflops durchgeschaltet, da am Eingang des Aktiviergliedes AG weder ein Einschaltphasen- Indikatorsignal PU noch ein Normalbetriebsmodus- Indikatorsignal NO anliegt. Demnach kann nun in einem Testmodus der Inhalt des nicht-fluchtigen Speichers NM überprüft werden, beispielsweise durch Auslesen über eine Stromschnittstelle. Somit können Fehlprogrammierungen des nichtflüchtigen Speichers NM ausgeschlossen werden.
Ein Aktivieren eines Normalbetriebsmodus führt dazu, daß am Ausgang des Decodierblocks DB ein Normalbetriebsmodus-
Indikatorsignal NO bereitsteht, welches das Flipflop FF über das Aktivierglied AG derart aktiviert, daß dessen Eingang auf seinen Ausgang durchgeschaltet wird und somit in dem zusätzlichen Speicherelement LH, das heißt am Ausgang des Flipflop FF, eine Kopie des Bits der Verriegelungs-Speicherzelle bereitsteht. Dies führt dazu, daß bei gesetztem Verriegelungs- Bit in der Verriegelungs-Speicherzelle ML zum einen das Verriegelungselement VE den Dateneingang DI verriegelt und zum anderen über den Rücksetzeingang RS das Testregister TR zurück gesetzt wird. Somit kann die Speicherzellenanordnung in der Folge weder umprogrammiert werden noch kann der Normalbe- triebsmodus unterbrochen werden. Die Zuführung des Einschaltphasen-Indikatorsignals PU während einer hinreichend langen Einschaltphase an das Oder-Gatter OR bewirkt, daß der jeweils aktuelle Speicherinhalt der Verriegelungs-Speicherzelle ML an den Ausgang des Flipflops FF und damit in das zusätzliche Speicherelement LH übernommen wird.
Zum Verlassen eines Normalbetriebsmodus und Aktivieren eines Lade-, Test- oder Schreibmodus kann an die Speicherzellenanordnung eine erhöhte Versorgungsspannung angelegt werden. Diese Überspannung, welche zum Programmieren der Speicherzellenanordnung gewünscht ist, ist in einem Normalbetriebsmodus jedoch dann unerwünscht, wenn Stδrsignale den Überspannungs- modus aktivieren. Dies gefährdet jedoch nicht die Betriebssicherheit der Speicherzellenanordnung, da, selbst wenn das Normalbetriebsmodus-Indikatorsignal NO in den Zustand Low- wechselt, der Inhalt des zusätzlichen Speicherelementes LH eingefroren wird und die Verriegelungseinheit VE weiterhin den Dateneingang DI verriegelt, da die Verriegelungs- Speicherzelle bereits zuvor programmiert war.
In einer alternativen Ausfuhrungsform könnte das Oder-Gatter OR entfallen und das Einschaltphasen-Indikatorsignal PU könnte unmittelbar dem Flipflop FF zuführbar sein. Hierdurch können der Decodierblock DB sowie der Oder-Gatter OR entfallen, wobei starke Störimpulse der Versorgungsspannung während des Betriebes der Speicherzellenanordnung zu einer Aufhebung der Verriegelung im Verriegelungselement VE führen könnten. Zur Erhöhung der Betriebssicherheit gegenüber durch Störimpulse verursachte Überspannung oder Unterspannung könnte anstelle des Oder-Gatters OR gemäß der Figur ein Oder-Gatter mit vier Eingängen vorgesehen sein, dem an einem ersten Eingang das Normalbetriebsmodus-Indikatorsignal NO, an einem zweiten Eingang das Einschaltphasen-Indikatorsignal PU, an einem dritten Eingang ein Unterspannungs-Indikatorsignal und an einem vierten Eingang der Ausgang eines UND-Gatters, des- sen Eingängen zum einen ein Uberspannungs-Indikatorsignal und zum anderen der Speicherinhalt des zusätzlichen Speicherelements LH zuführbar ist.
Der flüchtige Speicher VM kann anstelle eines Speicherabbilds des nicht-fluchtigen Speichers NM lediglich eine Adresse, die auf den nicht-flüchtigen Speicher oder einen weiteren Speicher zeigt, aufweisen.
Anstelle des D-Flipflops FF könnte beispielsweise ein posi- tiv-taktflankengesteuertes Flipflop verwendet werden, dessen Takteingang nur während des Normalbetriebsmodus von einem hochfrequenten Taktsignal ansteuerbar sein könnte. Ebenso könnte das D-Flipflop durch ein RS-Flipflop mit entsprechenden Zusatzgattern ersetzt werden.

Claims

Patentansprüche
1. Speicher zellenanordnung, mit einem nicht-flüchtigen Speicher (NM) , welcher eine Verriegelungs-Speicherzelle (ML) umfaßt, die einen Lese- und/oder Schreibschutz des nicht-flüchtigen Speichers (NM) anzeigt, einem Verriegelungselement (VE) , welches mit dem nicht-fluchtigen Speicher (NM) gekoppelt ist, zum Ver- hindern von Lese- und/oder Schreibvorgängen am nichtflüchtigen Speicher (NM) und einem zusätzlichen Speicherelement (LH) , welches ein- gangsseitig mit der Verriegelungs-Speicherzelle (ML) gekoppelt und welches ausgangsseitig mit dem Verriege- lungselement (VE) zu dessen Ansteuerung verbunden ist.
2. Speicherzellenanordnung nach Anspruch 1, dadurch gekennzeichnet , daß ein Aktivierglied (AG) vorgesehen ist, welches eine Bereit- Stellung von in der Verriegelungs-Speicherzelle (ML) abgelegter Information im zusätzlichen Speicherelement (LH) in Abhängigkeit von einem dem Aktivierglied (AG) zuführbaren Aktivierungssignal bewirkt.
3. Speicherzellenanordnung nach Anspruch 2, dadurch gekennzeichnet , daß ein Oder-Gatter (OR) vorgesehen ist, welches ausgangsseitig mit einem Eingang des Aktiviergliedes (AG) verbunden ist und dem eingangsseitig ein Einschaltphasen-Indikatorsignal (PU) und ein Normalbetriebsmodus-Indikatorsignal (NO) zuführbar sind.
4. Speicherzellenanordnung nach Anspruch 3, dadurch gekennzeichnet , daß zur Bereitstellung des Normalbetriebsmodus-Indikatorsignals (NO) ein Decodierblock (DB) vorgesehen ist, dessen Ausgang mit einem Eingang des Oder-Gatters verbunden ist .
5. Speicherzellenanordnung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet , daß ein D-Flipflop (FF) vorgesehen ist, welches das Aktivierglied (AG) und das zusätzliche Speicherelement (LH) umfaßt.
6. Speicherzellenanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet , daß ein flüchtiger Speicher (VM) vorgesehen ist, der einen Daten- eingang (DI) hat und der ausgangsseitig an den nicht-flüchtigen Speicher (NM) angeschlossen ist.
7. Speicherzellenanordnung nach Anspruch 6, dadurch gekennzeichnet , daß der flüchtige Speicherbereich (VM) ein Testregister (TR) umfaßt.
8. Speicherzellenanordnung nach Anspruch 7, dadurch gekennzeichnet , daß das zusätzliche Speicherelement (LH) ausgangsseitig mit einem Rücksetzeingang (RS) des Testregisters (TR) verbunden ist.
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