WO2010095612A1 - メモリ装置 - Google Patents

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睦弘 大森
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Definitions

  • the present invention relates to a long-term storage type memory device capable of storing and reading recorded data for a long time in units of several decades or longer.
  • the first level that is set when the R / W lines LRW1 to LRW4 are read is a high level (H)
  • the second level that is set when the R / W lines LRW1 to LRW4 are written is a low level (L). ).
  • the first circuit 200 having the above configuration can be connected to the second circuit 300 by connecting and attaching the connecting portion 280 to the connector 40.
  • the first circuit 200 can be disconnected from the second circuit 300 by releasing the connection portion 280 from the connector 40, and by connecting another connection portion 280 of the first circuit 200 to the connector 40.
  • the second circuit 300 can be connected.
  • the other signal lines of the nonvolatile memory 210 of the first circuit 200 that is, the data line LDT3 and the address line LAD3 are connected to the selector 250 and connected to either the high-speed write / read control circuit 230 or the long-term reliability read control circuit 240. It has become so.
  • the selection signal S220 of the selector 250 is determined by the entire write control fuse circuit 220, and is fixed to a high level before the fuse is cut, and is fixed to a low level by pull-down when the fuse is cut. When the selection signal S220 is at a high level, the data DT and the address ADR on the high-speed write / read control circuit 230 side are selected. When the selection signal S220 is at a low level, the data DT and the address ADR on the long-term reliability read control circuit 240 side are selected.
  • Write control to the area unit write control circuit 260 is performed as follows.
  • the write address ADR to the nonvolatile memory 210 of the first circuit 200 is transferred to the area unit write control circuit 260.
  • the area unit write control circuit 260 stores the write address in the nonvolatile register 270 as the write minimum address at the rising edge of the R / W signal.
  • the R / W signal is prevented from transitioning to a low level at an address smaller than the write minimum address stored in the subsequent access, so that the write to the address written so far can be performed. Controlled to prohibit.
  • the second circuit 300 is supplied with power by the built-in battery 50.
  • the write data to the nonvolatile memory 210 of the first circuit 200 accumulated in the high-speed nonvolatile memory 320 is continuously transferred.
  • the data in the high-speed nonvolatile memory 320 continues to be transferred to the nonvolatile memory 210 in the first circuit 200.
  • the transfer is completed when there is no more data to be written to the nonvolatile memory 210 of the first circuit 200 in the high-speed nonvolatile memory 320 of the second circuit 300.
  • FIGS. 6A and 6B are diagrams conceptually illustrating an example in which a design corresponding to a plurality of years of use of a circuit is performed in the same chip on the basis of a plurality of design standards.
  • FIGS. 6A and 6B an example in which a design according to a plurality of years of use of a circuit in the same chip using a design based on a plurality of design standards will be described.
  • 6A shows an example corresponding to 100 years of design reliability
  • FIG. 6B shows an example corresponding to 10 years of design reliability.
  • 6A-1 and 6B-1 are plan views
  • FIGS. 6A-2 and 6B-2 are simplified cross-sectional views.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

　数十年以上の単位で記録データを長期的に安定に保存でき、しかも保存データを確実に読み出し可能なメモリ装置を提供する。第１回路２００と第２回路３００とは分割して実装可能で、第１回路２００は、読み出し・書き込み信号が第１レベルのときアドレス信号で指定されたアドレスから記録データを読み出し、読み出し・書き込み信号が第２レベルのときアドレス信号で指定されたアドレスにデータを書き込むデータ記録回路２１０と、第２回路からの読み出しまたは書き込み指示を受けて、アドレス信号に応じてデータ記録回路に対するデータの書き込みおよび読み出し制御を行う書き込み読み出し制御回路２３０と、を含む。

Description

メモリ装置
　本発明は、数十年以上の単位で記録データを長期的に保存し読み出し可能な長期保存型のメモリ装置に関するものである。
　デジタルカメラやコンピュータ処理等の普及により、デジタルデータをメモリ等に記録し保存することが日常的に行われている。
　現在では、不揮発性メモリであるフラッシュメモリを用いたメモリチップやＣＤＲ等の情報記録媒体が情報記録および長期保存用として用いられている。
　メモリチップにおいては、誤書き込み等を防止するために、情報を記録後に書き込み禁止にする等、情報を確実に保存するための技術が種々提案されている（たとえば特許文献１，２参照）。
特開2001-142783号公報 特開平03-35386号公報
　ところが、メモリチップに記録した情報を、数十年以上の単位で記録データを長期的に保存する場合には、以下の不利益がある。
　長期保存メモリチップは時代の変遷とともに低速に見える。
　長期保存メモリチップ本体に長期保存対策をすべて入れ込むとビット（bit）単価が高騰する。
　長期保存メモリチップ本体のインタフェース仕様はすぐに陳腐化してしまう。
　長期保存メモリのインタフェース仕様はできるだけバリエーションが少ないほど良いが、一般のフラッシュメモリなどのインタフェース仕様は時代とともに変遷し複数世代をまたいでのインタフェースの維持は困難なため、実質読み出せなくなる。
　メモリカードは、メモリ本体以外に制御用ＬＳＩなどが組み込まれるためメモリ本体以外のコストがビット単価を押し上げている。
　また、ウイルス攻撃/人為ミスなどにより記録内容が変更されてしまうおそれが高い。
　また、ＮＡＮＤフラッシュの場合は読み込み動作のときに弱い書き込みが行われるためデータ保持特性が劣化する。
　したがって、数十年以上の単位で記録データを長期的に安定に保存でき、しかも保存データを確実に読み出し可能なメモリ装置を提供することが望まれる。
　本発明の第１のメモリ装置は、データを記録し保存するための第１回路と、上記第１回路の記録および再生のためのデータの転送制御が可能な第２回路とを備え、上記第１回路と上記第２回路とは分割して実装可能で、上記第１回路は、読み出し・書き込み信号が第１レベルのときアドレス信号で指定されたアドレスから記録データを読み出し、上記読み出し・書き込み信号が第２レベルのとき上記アドレス信号で指定されたアドレスにデータを書き込むデータ記録回路と、上記第２回路からの読み出しまたは書き込み指示を受けて、上記アドレス信号に応じて上記データ記録回路に対するデータの書き込みおよび読み出し制御を行う書き込み読み出し制御回路とを含むものである。
　本発明の第２のメモリ装置は、データを記録し保存するための第１回路と、上記第１回路の記録および再生のためのデータの転送制御が可能な第２回路とを備え、上記第１回路と上記第２回路とは分割して実装可能で、上記第１回路は、読み出し・書き込み信号が第１レベルのときアドレス信号で指定されたアドレスから記録データを読み出し、上記読み出し・書き込み信号が第２レベルのとき上記アドレス信号で指定されたアドレスにデータを書き込むデータ記録回路と、上記第２回路からの読み出しまたは書き込み指示を受けて、上記アドレス信号に応じて上記データ記録回路に対するデータの書き込みおよび読み出し制御を行い、所定のイベントの発生により上記データ記録回路への上記読み出し・書き込み信号を第１レベルに設定し当該データ記録回路へのデータの書き込み禁止となるように制御する書き込み読み出し制御回路とを含むものである。
　本発明の第３のメモリ装置は、データを記録し保存するための第１回路と、上記第１回路の記録および再生のためのデータの転送制御が可能な第２回路とを備え、上記第１回路と上記第２回路とは分割して実装可能で、上記第１回路は、読み出し・書き込み信号が第１レベルのときアドレス信号で指定されたアドレスから記録データを読み出し、上記読み出し・書き込み信号が第２レベルのとき上記アドレス信号で指定されたアドレスにデータを書き込むデータ記録回路と、上記第２回路からの読み出しまたは書き込み指示を受けて、上記アドレス信号に応じて上記データ記録回路に対するデータの書き込みおよび読み出し制御を行う書き込み読み出し制御回路とを含み、上記第２回路は、上記第１回路とのデータ転送制御を行うデータ転送制御回路と、上記データ転送制御回路の作業用メモリとを含み、上記データ転送制御回路は、上記第１回路のデータ記録回路への書き込みデータを、いったん上記作業用メモリに蓄積し、当該蓄積したデータを順次に上記第１回路側の上記書き込み読み出し制御回路に転送するものである。
　本発明の第４のメモリ装置は、データを記録し保存するための第１回路と、上記第１回路の記録および再生のためのデータの転送制御が可能な第２回路とを備え、上記第１回路は、読み出し・書き込み信号が第１レベルのときアドレス信号で指定されたアドレスから記録データを読み出し、上記読み出し・書き込み信号が第２レベルのとき上記アドレス信号で指定されたアドレスにデータを書き込むデータ記録回路と、上記第２回路からの読み出しまたは書き込み指示を受けて、上記アドレス信号に応じて上記データ記録回路に対するデータの書き込みおよび読み出し制御を行い、所定のイベントの発生により上記データ記録回路への上記読み出し・書き込み信号を第１レベルに設定し当該データ記録回路へのデータの書き込み禁止となるように制御する書き込み読み出し制御回路と、上記書き込みが禁止された上記データ記録回路からの読み出データを上記第２回路に転送する長期信頼性読み出し制御回路と、上記書き込み禁止が行われていない場合、上記書き込み読み出し制御回路を通して上記データ記録回路に対するデータの書き込みおよび読み出しを行う第１経路を選択し、上記書き込み禁止制御が行われている場合、上記長期信頼性読み出し制御回路を通して上記データ記録回路からのデータの読み出しを行う第２経路を選択するセレクタとを含むものである。
　本発明によれば、数十年以上の単位で記録データを長期的にかつ安定に保存でき、しかも保存データを確実に読み出しすることができる。
本発明の実施形態に係る長期保存メモリを採用したメモリ装置の構成例を示すブロック図である。 本実施形態に係るヒューズ制御の一例を示すフローチャートである。 本実施形態に係る高速書き込み読み出し制御回路と全体書き込み制御ヒューズ回路の構成例を示す回路図である。 本実施形態に係る領域単位書き込み制御回路の書き込みポインタによる制御処理手順を示すフローチャートである。 本実施形態に係る高速データ転送制御回路による転送継続処理を説明するためのフローチャートである。 複数の設計基準による設計同一チップ内において回路の複数の使用年数に応じた設計を行う例を概念的に示す図である。 本実施形態に係るチップ識別データを記録する手順の一例を示すフローチャートである。 本実施形態に係る高速データ転送制御回路のシリアル通信のフォーマット例を説明するための図である。 複数モジュールでの故障を回避する構成例を示す図である。 本実施形態に係るマーク図によりメモリ内に保存したデータのフォーマットを解析する例を説明するための図である。
　以下、本発明の実施形態を図面に関連付けて説明する。
　なお、説明は以下の順序で行う。
１．メモリ装置の全体構成
２．ヒューズ制御
３．書き込みポインタによる制御
４．転送継続処理
５．複数設計基準による設計
６．チップ識別データの記録
７．シリアル通信フォーマット
８．複数モジュールの故障回避
９．マーク図による解析
＜１．メモリ装置の全体構成＞
　図１は、本発明の実施形態に係る長期保存メモリを採用したメモリ装置の構成例を示すブロック図である。
　本メモリ装置１０は、図１に示すように、第１回路基板２０、たとえばメモリカードを形成する第２回路基板３０、および第１回路基板２０を着脱自在に接続可能なコネクタ４０を有している。
　第１回路基板２０は、データを記録し、記録データを数十年から１００年の単位で長期的に保存するための第１回路２００が実装されている。
　第２回路基板３０は、第１回路２００の記録および再生のためのデータの転送制御が可能な第２回路３００、およびコネクタ４０が実装されている。
　また、第２回路基板３０は、電池５０が実装可能である。
　コネクタ４０は、第１回路基板２０が着脱自在に接続される。
　すなわち、本実施形態においては、第１回路２００と第２回路３００とは、分割して実装可能に形成されている。
　図１において、ＤＴはデータを、ＡＤＲはアドレスを、ＳＤＴはシリアルデータを、Ｒ／Ｗは読み出し信号または書き込み信号を、それぞれ示す。
［第１回路２００の構成要素］
　第１回路２００は、データ記録回路としての不揮発性メモリ(ＮＶＭ)２１０、全体書き込み制御ヒューズ回路（ＷＣＦＣ）２２０、高速書き込み読み出し制御回路（ＨＷＲＣＴＬ）２３０、および長期信頼性読み出し制御回路（ＬＲＲＣＴＬ）２４０を有する。
　第１回路２００は、２：１セレクタ（ＳＬＣ；以下、単にセレクタという）２５０、領域単位書き込み制御回路（ＡＵＷＣＴＬ）２６０、不揮発性レジスタ（ＮＲＥＧ）２７０、およびコネクタ４０に対して着脱自在に接続可能な接続部２８０を有する。
　第１回路２００は、書き込みと読み出しのアドレス(番地)を示すアドレス線ＬＡＤ１，ＬＡＤ２，ＬＡＤ３，ＬＡＤ４，ＬＡＤ５を有する。
　第１回路２００は、書き込みと読み出しのデータを伝達するデータ線ＬＤＴ１，ＬＤＴ２，ＬＤＴ３，ＬＤＴ４，ＬＤＴ５を有する。
　第１回路２００は、第２回路３００を通して、読み出し時に第１レベルに設定され、書き込み時に第２レベルに設定される読み出し・書き込み線(Ｒ／Ｗ線)ＬＲＷ１，ＬＲＷ２，ＬＲＷ３，ＬＲＷ４を有する。
［第２回路３００の構成要素］
　第２回路３００は、高速データ転送制御回路（ＨＤＴＲＣＴＬ）３１０、高速不揮発性メモリ（ＨＮＶＭ）３２０、および転送表示部（ＴＲＤＳＰ）３３０を有する。
　第２回路３００は、書き込みと読み出しのアドレス(番地)を示すアドレス線ＬＡＤ１１，ＬＡＤ１２を有する。
　第２回路３００は、書き込みと読み出しのデータを伝達するデータ線ＬＤＴ１１，ＬＤＴ１２を有する。
　第２回路３００は、図示しない上位装置において、読み出し時に第１レベルに設定され、書き込み時に第２レベルに設定されるＲ／Ｗ線（読み出し・書き込み線)ＬＲＷ１１を有する。
　第２回路３００において、高速データ転送制御回路３１０の一側の入出力ポートとコネクタ４０の所定端子との間に、アドレス線ＬＡＤ１１，ＬＡＤ１２、データ線ＬＤＴ１１，ＬＤＴ１２、およびＲ／Ｗ線ＬＲＷ１１が配線されている。
　本実施形態において、Ｒ／Ｗ線ＬＲＷ１～ＬＲＷ４が読み出し時に設定される第１レベルはハイレベル（Ｈ）とし、Ｒ／Ｗ線ＬＲＷ１～ＬＲＷ４が書き込み時に設定される第２レベルはローレベル（Ｌ）とする。
　不揮発性メモリ２１０は、データ入出力ポートＰ２１１、アドレス入力ポートＰ２１２、およびＲ／Ｗ信号入力ポートＰ２１３を有する。
　全体書き込み制御ヒューズ回路２２０は、Ｒ／Ｗ信号入力ポートＰ２２１、Ｒ／Ｓ信号出力ポートＰ２２２、書き込み禁止信号入力ポートＰ２２３、および選択信号出力ポートＰ２２４を有する。
　高速書き込み読み出し制御回路２３０は、第１データ入出力ポートＰ２３１、第２データ入出力ポートＰ２３２、アドレス入力ポートＰ２３３、アドレス出力ポートＰ２３４、および書き込み禁止信号出力ポートＰ２３５を有する。また、高速書き込み読み出し制御回路２３０は、領域単位書き込み制御回路２６０との制御信号系の入出力ポートＰ２３６を有する。
　長期信頼性読み出し制御回路２４０は、第１データ入出力ポートＰ２４１、第２データ入出力ポートＰ２４２、アドレス入力ポートＰ２４３、およびアドレス出力ポートＰ２４４を有する。
　セレクタ２５０は、第１データ入出力ポートＰ２５１、第２データ入出力ポートＰ２５２、第３データ入出力ポートＰ２５３、第１アドレス入力ポートＰ２５４、第２アドレス入力ポートＰ２５５、およびアドレス出力ポートＰ２５６を有する。セレクタ２５０は、Ｒ／Ｗ信号入力ポートＰ２５７、Ｒ／Ｗ信号出力ポートＰ２５８、および選択信号入力ポートＰ２５９を有する。
　領域単位書き込み制御回路２６０は、アドレス入力ポートＰ２６１、Ｒ／Ｗ信号入力ポートＰ２６２、およびＲ／Ｗ信号出力ポートＰ２６３を有する。
　領域単位書き込み制御回路２６０は、高速書き込み読み出し制御回路２３０との制御信号系の入出力ポートＰ２６４を有する。さらに、領域単位書き込み制御回路２６０は、不揮発性レジスタ２７０に対するデータの入出力ポートＰ２６５を有する。
　接続部２８０は、入出力端子Ｔ１～Ｔ５を含んで形成される。
［第１回路２００の配線接続］
　第１回路２００における各配線は以下のように接続されている。
　不揮発性メモリ２１０のデータ入力ポートＰ２１１とセレクタ２５０の第３データ入出力ポートＰ２５３が、データ線ＬＤＴ３により接続されている。
　不揮発性メモリ２１０のアドレス入力ポートＰ２１２とセレクタ２５０のアドレス出力ポートＰ２５６が、アドレス線ＬＡＤ３により接続されている。
　不揮発性メモリ２１０のＲ／Ｗ信号入力ポートＰ２１３と全体書き込み制御ヒューズ回路２２０のＲ／Ｗ信号出力ポートＰ２２２が、Ｒ／Ｗ線ＬＲＷ４により接続されている。
　全体書き込み制御ヒューズ回路２２０のＲ／Ｗ信号入力ポートＰ２２１がセレクタ２５０のＲ／Ｗ信号出力ポートＰ２５８に接続されている。
　全体書き込み制御ヒューズ回路２２０の書き込み禁止信号入力ポートＰ２２３と高速書き込み読み出し制御回路２３０の書き込み禁止信号出力ポートＰ２３５が、書き込み禁止信号線ＬＷＳＴＰにより接続されている。
　全体書き込み制御ヒューズ回路２２０の選択信号出力ポートＰ２２４とセレクタ２５０の選択信号入力ポートＰ２５９が、選択信号線ＬＳＥＬにより接続されている。
　高速書き込み読み出し制御回路２３０の第２回路側の第１データ入出力ポートＰ２３１と接続部２８０の対応する端子Ｔ１が、データ線ＬＤＴ１により接続されている。
　高速書き込み読み出し制御回路２３０のアドレス入力ポートＰ２３３と接続部２８０の対応する端子Ｔ２が、アドレス線ＬＡＤ１により接続されている。
　領域単位書き込み制御回路２６０のアドレス入力ポートＰ２６１と接続部２８０の端子Ｔ２が、アドレス線ＬＡＤ１およびその分岐線ＬＡＤＢ１により接続されている。
　領域単位書き込み制御回路２６０のＲ／Ｗ信号入力ポートＰ２６２と接続部２８０の端子Ｔ３が、Ｒ／Ｗ線ＬＲＷ１により接続されている。
　長期信頼性読み出し制御回路２４０の第２回路側のデータ入出力ポートＰ２４１と接続部２８０の対応する端子Ｔ４が、データ線ＬＤＴ４により接続されている。
　長期信頼性読み出し制御回路２４０のアドレス入力ポートＰ２４３と接続部２８０の対応する端子Ｔ５が、アドレス線ＬＡＤ４により接続されている。
　第１回路２００の接続部２８０がコネクタ４０に接続されると、データ線ＬＤＴ１は接続部２８０の端子Ｔ１、コネクタ４０の端子Ｔ４１を介して第２回路３００のデータ線ＬＤＴ１１に接続される。
　第１回路２００の接続部２８０がコネクタ４０に接続されると、アドレス線ＬＡＤ１は接続部２８０の端子Ｔ２、コネクタ４０の端子Ｔ４２を介して第２回路３００のアドレス線ＬＡＤ１１に接続される。
　第１回路２００の接続部２８０がコネクタ４０に接続されると、Ｒ／Ｗ線ＬＲＷ１は接続部２８０の端子Ｔ３、コネクタ４０の端子Ｔ４３を介して第２回路３００のＲ／Ｗ線ＬＲＷ１１に接続される。
　第１回路２００の接続部２８０がコネクタ４０に接続されると、データ線ＬＤＴ４は接続部２８０の端子Ｔ４、コネクタ４０の端子Ｔ４４を介して第２回路３００のデータ線ＬＤＴ１２に接続される。
　第１回路２００の接続部２８０がコネクタ４０に接続されると、アドレス線ＬＡＤ４は接続部２８０の端子Ｔ５、コネクタ４０の端子Ｔ４５を介して第２回路３００のアドレス線ＬＡＤ１２に接続される。
　高速書き込み読み出し制御回路２３０の第２データ入出力ポートＰ２３２とセレクタ２５０の第１データ入出力ポートＰ２５１が、データ線ＬＤＴ２により接続されている。
　高速書き込み読み出し制御回路２３０のアドレス出力ポートＰ２３４とセレクタ２５０の第１アドレス入力ポートＰ２５４が、アドレス線ＬＡＤ２により接続されている。
　領域単位書き込み制御回路２６０のＲ／Ｗ信号出力ポートＰ２６３とセレクタ２５０のＲ／Ｗ信号入力ポートＰ２５７が、Ｒ／Ｗ線ＬＲＷ２により接続されている。
　長期信頼性読み出し制御回路２４０のデータ入出力ポートＰ２４２とセレクタ２５０の第２データ入出力ポートＰ２５２が、データ線ＬＤＴ５により接続されている。
　長期信頼性読みだし制御回路２４０のアドレス出力ポートＰ２４４とセレクタ２５０の第２アドレス入力ポートＰ２５５が、アドレス線ＬＡＤ５により接続されている。
　以上の構成を有する第１回路２００は、接続部２８０をコネクタ４０に接続し装着することにより、第２回路３００と接続することが可能である。
　第１回路２００は、接続部２８０をコネクタ４０との接続状態を解除することにより第２回路３００と切り離すことが可能で、別の第１回路２００の接続部２８０をコネクタ４０に接続することにより、第２回路３００と接続することが可能である。
　本実施形態のメモリ装置１０は、データを記録し長期に保存するための第１回路２００を、入れ替えることが可能である。
　そして、本実施形態のメモリ装置１０は、第１回路２００および第２回路３００における各構成要素が基本的に下記の機能を持つように形成される。
１）ウイルス攻撃/人為ミスなど防止のための書き込み制御機能（書き込みマスク機能）、
２）速度変換、長期保存メモリ本体の劣化防止のためのキャッシュ（Cache）および転送継続を行う機能、
３）信頼性基準の異なる設計回路の混載対応、
４）チップ識別データの書き込み、
の各機能を持たせて、記録データを安定して長期保存が可能となっている。
　以下、上記各種機能を含むメモリ装置１０における第１回路２００および第２回路３００の各構成要素の具体的な構成および機能について具体的に説明する。
［第１回路の各構成要素の機能］
　まず、第１回路２００の各構成要素の機能について説明する。
　不揮発性メモリ２１０は、たとえばフラッシュメモリにより形成される。フラッシュメモリは、ＮＯＲ型やＮＡＮＤ型のものがあるが、ＮＡＮＤ型フラッシュメモリの場合、読み出し動作のときに弱い書き込みが行われる可能性がある。
　このため、本実施形態では、不揮発性メモリ２１０は、長期保存メモリとして機能させるために、ＮＯＲ型フラッシュメモリにより形成される。
　不揮発性メモリ２１０は、Ｒ／Ｗ線ＬＲＷ４が第１レベル（本実施形態ではハイレベル）のときアドレス線ＬＡＤ３で指定されたアドレスＡＤＲから記録データをデータ線ＬＤＴ３に読み出す。
　不揮発性メモリ２１０は、Ｒ／Ｗ線ＬＲＷ４が第２レベルであるローレベルのときアドレス線ＬＡＤ３で指定されたアドレスＡＤＲにデータ線ＬＤＴ３を転送されたデータＤＴを書き込む。
　不揮発性メモリ２１０は、長期保存メモリとして機能させるために、後述するように、ゲート電極や配線が、金属ではなく耐腐食性の材料、たとえばポリシリコンにより形成される。
　不揮発性メモリ２１０とともに長期保存系回路を形成するセレクタ２５０、長期信頼性読み出し回路２４０、全体書き込み制御ヒューズ回路２２０においても、トランジスタのゲート電極や配線が耐腐食性の材料、たとえばポリシリコンにより形成される。
　同様に、データ線ＬＤＴ３～ＬＤＴ５、アドレス線ＬＡＤ３～ＬＡＤ５、およびＲ／Ｗ線ＬＲＷ３、ＬＲＷ４等は耐腐食性の材料、たとえばポリシリコンにより形成される。
　全体書き込み制御ヒューズ回路２２０は、書き込み禁止信号Ｓ２３０が非アクティブのたとえばローレベルの場合には、Ｒ／Ｗ線ＬＲＷ３を供給されたハイレベルまたはローレベルでＲ／Ｗ線ＬＲＷ４により不揮発性メモリ２１０に供給する。
　全体書き込み制御ヒューズ回路２２０は、書き込み禁止信号Ｓ２３０がアクティブのたとえばハイレベルの場合には、Ｒ／Ｗ線ＬＲＷ４のレベルをハイレベル(第１レベル)に固定し、不揮発性メモリ２１０へのデータの書き込みを禁止させる。
　全体書き込み制御ヒューズ回路２２０は、ヒューズ回路を有しており、高速書き込み読み出し制御回路２３０の書き込み禁止信号Ｓ２３０に応じてヒューズ切断(溶断)の制御が行われる。
　このヒューズ回路およびその制御については後で詳述する。
　全体書き込み制御ヒューズ回路２２０は、Ｒ／Ｗ線ＬＲＷ４のレベルをハイレベル(第１レベル)に固定した場合（たとえばヒューズを溶断した場合）には、選択信号Ｓ２２０をアクティブにしてセレクタ２５０に出力する。
　また、全体書き込み制御ヒューズ回路２２０は、領域単位書き込み制御回路２６０によりＲ／Ｗ線ＬＲＷ２，ＬＲＷ３が書き込みを禁止するためにハイレベルに設定されている場合には、Ｒ／Ｗ線ＬＲＷ４をハイレベルに設定する。
　高速書き込み読み出し制御回路２３０は、第２回路３００からの読み出しまたは書き込み指示を受けて、アドレス線ＬＡＤ１およびデータ線ＬＤＴ１を介した不揮発性メモリ２１０に対するデータの書き込みおよび読み出し制御を行う。
　高速書き込み読み出し制御回路２３０は、図１の構成においては、領域単位書き込み制御回路２６０を通して第２回路３００からの読み出しまたは書き込み指示を受ける。
　高速書き込み読み出し制御回路２３０は、所定のイベントの発生により不揮発性メモリ２１０の書き込みマスク処理を行う場合に、書き込み禁止信号Ｓ２３０をアクティブで全体書き込み制御ヒューズ回路２２０に供給する。
　所定のイベントの発生とは、たとえば開始アドレスから書き込みを行い、このアドレスがあらかじめ設定したアドレスに達した場合、あるいは、メモリ取り出し指示があった場合等を指す。
　また、イベントの発生は、書き込みポインタによる制御に応じて領域単位書き込み制御回路２６０によりその旨が報知された場合も含まれる。
　この場合、書き込みアドレスはどのようなアドレスから開始してもよいし、カウントアップであってもカウントダウンであってもよいし、任意のアドレスが与えられてもよい。
　領域単位書き込み制御回路２６０は、たとえばカウントアップ式にデータを保存する場合には、書き込まれたアドレスより下位のアドレスへの書き込みを禁止する。
　高速書き込み読み出し制御回路２３０は、領域単位書き込み制御回路２６０を経由して不揮発性レジスタ２７０にアクセスすることができる。
　これにより、高速書き込み読み出し制御回路２３０は、第２回路３００の高速データ転送制御回路３１０からのアドレスＡＤＲとデータＤＴおよび領域単位書き込み制御回路２６０からのＲ／Ｗ信号により書き込みと読み出しが可能となっている。
　長期信頼性読み出し制御回路２４０は、全体書き込み制御ヒューズ回路２２０のＲ／Ｗ線のハイレベルへの肯定により書き込みが禁止された不揮発性メモリ２１０からの読み出データを、セレクタ２５０を介して受けて第２回路３００に転送する。
　長期信頼性読み出し制御回路２４０は、高速書き込み読み出し制御回路２３０のデータ線ＬＤＴ１，ＬＤＴ２、アドレス線ＬＡＤ１、ＬＡＤ２とは異なる、データ線ＬＤＴ４，ＬＤＴ５、アドレス線ＬＡＤ４，ＬＡＤ５を用いてデータの読み出しを行う。
　セレクタ２５０は、全体書き込み制御ヒューズ回路２２０による選択信号Ｓ２２０が非アクティブの場合、高速書き込み読み出し制御回路２３０を通して不揮発性メモリ２１０に対するデータの書き込みおよび読み出しを行う第１経路ＰＴ１を選択する。
　セレクタ２５０は、全体書き込み制御ヒューズ回路２２０による選択信号Ｓ２２０がアクティブの場合、長期信頼性読み出し制御回路２４０を通して不揮発性メモリ２１０からのデータの読み出しを行う第２経路ＰＴ２を選択する。
　本実施形態においては、セレクタ２５０は、選択信号Ｓ２２０がハイレベル（非アクティブ）の場合には第１経路ＰＴ１を選択し、ローレベル（アクティブ）の場合には第２経路ＰＴ２を選択する。
　領域単位書き込み制御回路２６０は、たとえばイベントの発生をカウントアップ式あるいはカウントダウン方式にデータを保存する場合には、書き込まれたアドレスより下位または上位のアドレスに達する場合とする。
　そして、領域単位書き込み制御回路２６０は、書き込まれたアドレスより下位または上位のアドレスに達すると、書き込みを禁止するようにたとえば高速書き込み読み出し制御回路２３０に指示を出す。
　領域単位書き込み制御回路２６０は、第２回路３００側から入力されたアドレスＡＤＲに従い領域単位書き込み制御回路２６０から出力されるＲ／Ｗ信号が書き込みすなわちローレベルにならないように制御する。
　換言すれば、領域単位書き込み制御回路２６０は、入力されたアドレスＡＤＲに従い領域単位書き込み制御回路２６０から出力されるＲ／Ｗ信号が伝搬されるＲ／Ｗ線ＬＲＷ２が書き込みすなわちローレベルにならないように制御する。
　不揮発性レジスタ２７０は、高速書き込み読み出し制御回路２３０により領域単位書き込み制御回路２６０を経由してアクセスすることができる。
　不揮発性レジスタ２７０は、たとえば第２回路３００の高速データ転送制御回路３１０からのアドレスとデータが、領域単位書き込み制御回路２６０により記憶される。
　第１回路２００における長期信頼性読み出し制御回路２４０とセレクタ２５０のうち、長期信頼性読み出し制御回路２４０に関連する信号の経路に関して、１００年後などの長期間使用での特性を見越した半導体等の性能劣化のマージンを見込んだ設計を行う。
　高速書き込み読み出し制御回路２３０およびセレクタ２５０の残りの回路に関しては通常の半導体等の設計における特性の１０年間保障を行う設計マージンでの設計を行う。
　また、第１回路２００における長期信頼性読み出し制御回路２４０とセレクタ２５０のうち、長期信頼性読み出し制御回路２４０に関連する信号の経路に関して次のような配線を行う。
　すなわち、耐腐食性対策として、メタル配線ではなくポリシリコンによる配線を行い、残りの部分に関してはメタル配線も使用して高速回路設計を行う。
　具体的な形成例については後で説明する。
［第２回路の各構成要素の機能］
　次に、第２回路３００の各構成要素の機能について説明する。
　高速データ転送制御回路３１０は、第１回路２００の不揮発性メモリ２１０への書き込み読み出し制御を行うために、その作業用メモリとしての高速不揮発性メモリ３２０に接続されている。高速不揮発性メモリ３２０は、たとえばキャッシュメモリとして機能する。
　高速データ転送制御回路３１０は、シリアルデータポートから入力された不揮発性メモリへの書き込みデータを、いったん高速不揮発性メモリ３２０に蓄積し、そのデータを順次に第１回路２００側に転送する。
　高速データ転送制御回路３１０は、第１回路２００の不揮発性メモリ２１０のデータの読み出しの際に、該当するアドレスのデータが高速不揮発性メモリ３２０に存在するなら高速不揮発性メモリ３２０のデータをシリアルデータポートから接続機器に転送する。
　このように、高速データ転送制御回路３１０は、データの継続転送処理機能を有する。
　第２回路３００は、接続機器から取り出されても、内蔵する電池５０により電力を供給する。
　これにより、高速データ転送制御回路３１０は、高速不揮発性メモリ３２０に蓄積された第１回路２００の不揮発性メモリ２１０への書き込みデータは、継続的に高速不揮発性メモリ３２０から第１回路２００側に転送を続ける。
　高速データ転送制御回路３１０は、高速不揮発性メモリ３２０に第１回路２００の不揮発性メモリ２１０に書き込むべきデータがなくなった時点で転送を完了させる。
　高速データ転送制御回路３１０は、高速不揮発性メモリ３２０に第１回路２００の不揮発性メモリ２１０に書き込むべきデータが存在する場合、転送中表示としてＬＥＤなどの転送表示部３３０に電流を流すことで、データの転送中であることをユーザに知らせる。
　転送表示部３３０は、報知部の一例である。
　次に、上記構成を有するメモリ装置１０の特徴的な実装構造とその基本的な動作の説明を行う。
　その後、ヒューズ制御、書き込みポインタによる制御、転送継続処理、複数の設計基準、チップ識別データの記録処理、シリアル通信フォーマット、複数モジュールでの故障回避構成、およびマーク図により解析について、図面に関連付け順を追って説明する。
　メモリチップまたは電子回路基板として形成されるメモリ装置１０は、長期にわたってデータを記録するための第１回路２００とその時代に最適なデータの記録再生ができる第２回路３００に分割実装可能に構成される。
　そして、メモリ装置１０において、第１回路２００を第２回路３００から切り離し別の第１回路２００に入れ替えることができる。
　第１回路２００にはユーザのデータを記録するデータ記録回路としての不揮発性メモリ２１０が配置されている。
　第１回路２００の不揮発性メモリの信号線は書き込みと読み出しのデータを伝達するデータ線ＬＤＴ、書き込みと読み出しの番地を示すアドレス線ＬＡＤ、読み出し時はハイレベル信号、書き込み時はローレベル信号となるＲ／Ｗ線ＬＲＷがある。
　Ｒ／Ｗ線ＬＲＷ３，ＬＲＷ４は全体書き込み制御ヒューズ回路２２０に接続され、全体書き込み制御ヒューズ回路はヒューズを切断することにより、第１回路２００の不揮発性メモリ２１０へのＲ／Ｗ線ＬＲＷ４がハイレベルに固定される。
　第１回路２００の不揮発性メモリ２１０の他の信号線、すなわちデータ線ＬＤＴ３、アドレス線ＬＡＤ３はセレクタ２５０に接続され、高速書き込み読み出し制御回路２３０か長期信頼性読み出し制御回路２４０のどちらかに接続されるようになっている。
　セレクタ２５０の選択信号Ｓ２２０は全体書き込み制御ヒューズ回路２２０により決定され、ヒューズが切断される前はハイレベルに固定され、ヒューズが切断されるとプルダウンによりローレベルに固定される。
　選択信号Ｓ２２０がハイレベルの場合は、高速書き込み読み出し制御回路２３０側のデータＤＴおよびアドレスＡＤＲが選択される。
　選択信号Ｓ２２０がローレベルの場合は、長期信頼性読み出し制御回路２４０側のデータＤＴおよびアドレスＡＤＲが選択される。
　高速書き込み読み出し制御回路２３０は、領域単位書き込み制御回路２６０を経由して不揮発性レジスタ２７０にアクセスする。
　第２回路３００の高速データ転送制御回路３１０からのアドレスＡＤＲとデータＤＴおよび領域単位書き込み制御回路２６０からのＲ／Ｗ信号により書き込みと読み出しが可能となっている。
　この不揮発性レジスタ２７０には、主に第１回路２００の不揮発性メモリ２１０への書き込みアドレスが格納されるが、第１回路２００の不揮発性メモリ２１０に対する個別の識別データが保存される場合もある。
　高速書き込み読み出し制御回路２３０と長期信頼性読み出し制御回路２４０はそれぞれコネクタ４０を介して第２回路３００に接続される。
　第１回路２００においては、領域単位書き込み制御回路２６０により、第１回路２００に入力されたアドレスＡＤＲに従い領域単位書き込み制御回路２６０から出力されるＲ／Ｗ信号が書き込み、すなわちローレベルにならないように制御される。
　領域単位書き込み制御回路２６０への書き込み制御は次のように行われる。
　第２回路３００の高速データ転送制御回路３１０において、第１回路２００の不揮発性メモリ２１０への書き込みアドレスＡＤＲが領域単位書き込み制御回路２６０に転送される。
　そして、領域単位書き込み制御回路２６０により、Ｒ／Ｗ信号の立ち上がりにより書き込みアドレスが書き込み最小アドレスとして不揮発性レジスタ２７０に保存される。
　領域単位書き込み制御回路２６０においては、以降のアクセスにおいて保存された書き込み最小アドレスよりも小さいアドレスでＲ／Ｗ信号がローレベルに遷移しないようにすることで、それまでに書き込んだアドレスへの書き込みを禁止するように制御される。
　第２回路３００の高速データ転送制御回路３１０においては、第１回路２００の不揮発性メモリ２１０への書き込み読み出し制御を行うために、その作業用メモリとしての高速不揮発性メモリ３２０が用いられる。
　高速データ転送制御回路３１０においては、シリアルデータポートから入力された不揮発性メモリ２１０への書き込みデータが、いったん高速不揮発性メモリ３２０に蓄積される。そして、そのデータが順次、第１回路２００側に転送されて、不揮発性メモリ２１０へのデータの書き込みが行われる。
　また、第１回路２００の不揮発性メモリ２１０のデータの読み出しの際に、該当するアドレスのデータが第２回路３００の高速不揮発性メモリ３２０に存在するときは次の処理が行われる。
　すなわち、高速データ転送制御回路３１０により、高速不揮発性メモリ３２０のデータがシリアルデータポートから転送される。
　第２回路３００を搭載する第２回路基板３０が機器から取り出されても、第２回路３００は内蔵する電池５０により電力が供給される。
　これにより、第２回路３００の高速データ転送制御回路３１０においては、高速不揮発性メモリ３２０に蓄積された第１回路２００の不揮発性メモリ２１０への書き込みデータが、継続的に転送される。
　このように、高速データ転送制御回路３１０においては、高速不揮発性メモリ３２０のデータが第１回路２００の不揮発性メモリ２１０に転送され続ける。そして、第２回路３００の高速不揮発性メモリ３２０に第１回路２００の不揮発性メモリ２１０に書き込むべきデータがなくなった時点で転送が完了する。
　第２回路３００の高速不揮発性メモリ３２０に第１回路２００の不揮発性メモリ２１０に書き込むべきデータが存在する場合は、高速データ転送制御回路３１０から転送中表示としてＬＥＤなどに電流を流すことでデータの転送中であることをユーザに報知される。
　ユーザはその表示がオンの場合には、第１回路２００を第２回路３００から取り外さないことで、ユーザは第１回路２００に保存すべきデータが完全に保存されたことを確認することができる。
＜２．ヒューズ制御＞
　次に、ヒューズ制御について説明する。
　図２は、本実施形態に係るヒューズ制御の一例を示すフローチャートである。
　この図２に関連付けて、不揮発性メモリ２１０へのデータの書き込みを禁止する全体書き込み制御ヒューズを溶断する手順を説明する。
　書き込みアドレスはどのようなアドレスから開始しても、カウントアップであってもカウントダウンであってもよいが、ここでは書き込みアドレスゼロから開始して、カウントアップする例を示す。
　高速書き込み読み出し制御回路２３０は、メモリ取り出し指示などがあったか否かの判断を行う（ＳＴ１）。
　ステップＳＴ１において、メモリ取り出し指示がないと判断すると、第１回路２００の不揮発性メモリ２１０への書き込み要求により、第１回路２００の不揮発性メモリ書き込みデータが存在するか否かの判断を行う(ＳＴ２)。
　ステップＳＴ２において、第１回路２００の不揮発性メモリ書き込みデータが存在すると判断した場合は、セレクタの第１経路ＰＴ１を介して第１回路２００の不揮発性メモリ２１０にデータの書き込みを行う(ＳＴ３)。
　次に、書き込みアドレスが第１回路２００の不揮発性メモリ２１０の最大アドレスなどの決められた最大値を超えているか否かを判断する(ＳＴ４)。
　ステップＳＴ４において、決められた最大値を超えていると判断した場合には、全体書き込み制御ヒューズ回路２２０のヒューズを切断するように、書き込み禁止信号Ｓ２３０が出力される。これにより、ヒューズが溶断されてＲ／Ｗ線ＬＲＷ４はハイレベルに固定されて、第１回路２００の不揮発性メモリ２１０への書き込みは終了となる（ＳＴ５)。
　最大値を超えていない場合にはまだ書き込みが可能であることになるが、もしメモリ取り出し指示などがあった場合には、全体書き込み制御ヒューズを切断するように、書き込み禁止信号Ｓ２３０が出力される。これにより、ヒューズが溶断されてＲ／Ｗ線ＬＲＷ４はハイレベルに固定されて、第１回路２００の不揮発性メモリ２１０への書き込みは終了となる。
［高速書き込み読み出し制御回路と全体書き込み制御ヒューズ回路の構成例］
　図３は、本実施形態に係る高速書き込み読み出し制御回路と全体書き込み制御ヒューズ回路の構成例を示す回路図である。
　ここで、図３に関連付けて高速書き込み読み出し制御回路２３０において制御される全体書き込み制御のための全体書き込み制御ヒューズ回路２２０のヒューズの切断方法を説明する。
　図３の全体書き込み制御ヒューズ回路２２０は、ヒューズ２２１、インバータ２２２、ＮＡＮＤ回路２２３、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴＲ１、抵抗素子Ｒ１、およびノードＮＤ２２１を有する。
　図３の高速書き込み読み出し制御回路２３０は、インバータ２３１、デコーダ２３２、ＮＡＮＤ回路２３３、および制御レジスタ２３４を有する。
　全体書き込み制御ヒューズ回路２２０において、ヒューズ２２１は、電源ノードＶｃｃとノードＮＤ２２１との間に接続されている。
　ノードＮＤ２２１と接地ＧＮＤとの間に、ＮＭＯＳトランジスタＮＴＲ１と抵抗素子Ｒ１が並列に接続されている。ＮＭＯＳトランジスタＮＴＲ１のゲートが高速書き込み読み出し制御回路２３０の書き込み禁止信号Ｓ２３０の出力ラインに接続されている。
　ＮＡＮＤ回路２２３は、第１入力にノードＮＤ２２１に現出する書き込み制御信号ＷＥが供給され、第２入力にインバータ２２２を介したＲ／Ｗ信号が供給される。
　高速書き込み読み出し制御回路２３０において、アドレスＡＤＲがデコーダ２３２においてデコードされる。そして、特定アドレス値としてたとえば第１回路２００の不揮発性メモリ２１０の最大アドレスなどの決められたアドレスの場合にだけライトパルスＷＰを出力し、そのときのデータの値を制御レジスタ２３４に記録することができる。
　この機能により、制御レジスタ２３４に「１」を書き込むことにより、書き込み禁止信号Ｓ２３０がハイレベルとなり、全体書き込み制御ヒューズ回路２２０におけるＮＭＯＳトランジスタＮＴＲ１をオンとすることができる。
　チップの生産時点では、ヒューズ２２１の抵抗値は数百Ω、プルダウン抵抗素子Ｒ１の抵抗値が数百Ωであるが、ＮＭＯＳトランジスタＮＴＲ１がオンになると、書き込み制御信号ＷＥが現出するノードＮＤ２２１と接地ノード間の抵抗が数十Ωとなる。
　このため、電源ノードＶｃｃと書き込み制御信号ＷＥが現出するノードＮＤ２２１との間に大きな電流が流れ、ヒューズ２２１が切断される。
　ヒューズ２２１が切断されると、ヒューズ２２１の抵抗値は無限大となるため、書き込み制御信号ＷＥはプルダウン抵抗素子Ｒ１により接地電位であるローレベルになる。
　Ｒ／Ｗ信号がインバータ２２２を介してＮＡＮＤ回路２２３に入力されている。このＮＡＮＤ回路２２３のもう片方の入力である書き込み制御信号ＷＥがローレベルであるので、このＮＡＮＤ回路２２３の出力はローレベルになることができず、ハイレベルを維持しつづけることになり、書き込みが行えなくなる。
＜３．書き込みポインタによる制御＞
　図４は、本実施形態に係る領域単位書き込み制御回路の書き込みポインタによる制御処理手順を示すフローチャートである。
　次に、図４に関連付けて、書き込みポインタによる制御を用いる領域単位書き込み制御回路２６０の処理手順を説明する。
　この場合、書き込みアドレスはどのようなアドレスから開始してもよいし、カウントアップであってもカウントダウンであってもよいし、任意のアドレスが与えられてもよい。
　この領域単位書き込み制御回路２６０の処理の目的は、カウントアップ式にデータを保存する場合には、書き込まれたアドレスより下位のアドレスへの書き込みを禁止することにある。
　ここでは書き込みアドレスゼロから開始して、カウントアップする例を示す。
　領域単位書き込み制御回路２６０は、第１回路２００における不揮発性レジスタ２７０に書き込み可能最小アドレスを保持するが、書き込むことができる書き込み可能最小アドレスの初期状態としてゼロに設定する(ＳＴ１１)。
　次に、領域単位書き込み制御回路２６０は、第１回路２００の不揮発性メモリ２１０への書き込み要求により第１回路２００の不揮発性メモリ書き込みデータが存在するか否かを判断する(ＳＴ１２)。
　ステップＳＴ１２において書き込みデータが存在すると判断した場合には、領域単位書き込み制御回路２６０は、書き込みアドレスが書き込み可能最小アドレスよりも小さいか否かを判断する（ＳＴ１３）。
　ステップＳＴ１３において、書き込みアドレスが書き込み可能最小アドレスよりも小さいと判断した場合には、高速書き込み読み出し制御回路２３０により第１回路２００の不揮発性メモリ２１０にデータの書き込みを行う(ＳＴ１４)。
　そして、領域単位書き込み制御回路２６０は、書き込み可能最小アドレスに書き込みアドレスに１を加算して新たな書き込み可能最小アドレスとする(ＳＴ１５)。
　次に、領域単位書き込み制御回路２６０は、書き込み可能最小アドレスが第１回路２００の不揮発性メモリ２１０の最大アドレスなどの決められた最大値を超えているか否かの判断を行う(ＳＴ１６)。
　そして、ステップＳＴ１６において、最大値を超えていないと判断した場合、ステップＳＴ１２からの処理が繰り返され、最大値を超えていると判断した場合には処理が終了となる。
＜４．転送継続処理＞
　図５（Ａ）および（Ｂ）は、本実施形態に係る高速データ転送制御回路による転送継続処理を説明するためのフローチャートである。
　図５（Ａ）および（Ｂ）に関連付けて、ユーザデータを第２回路３００の高速不揮発性メモリにいったん蓄積して徐々に第１回路２００の不揮発性メモリにユーザデータを書き込む処理を説明する。
　この処理は二つのプロセスＰＲＣ１、ＰＲＣ２に分かれていて、それぞれが別々に実行される。
　プロセスＰＲＣ１はステップＳＴ２０～ＳＴ２５の処理を含み、プロセスＰＲＣ２はステップＳＴ３０～ＳＴ３４の処理を含む。
　プロセスＰＲＣ１は、不揮発性メモリ２１０への書き込みセッション開始からスタートして不揮発性メモリへの書き込みセッションがクローズすると終了する(ＳＴ２０～ＳＴ２５)。
　このセッションとはワンタイムメモリへデータを書き込みはじめてから書き込みをすべて完了するまでの期間を示す。
　高速データ転送制御回路３１０は、ステップＳＴ２１において、転送カウンタをゼロに設定する。
　次に、高速データ転送制御回路３０１は、ユーザデータ書き込み要求があるか否かの判断を行う（ＳＴ２２）。
　ステップＳＴ２２において、ユーザデータ書き込み要求があれば、高速データ転送制御回路３０１は、要求に従ってユーザデータを読み込んでそのデータをそのまま高速不揮発性メモリ３２０に転送する(ＳＴ２３)。
 転送カウンタにユーザデータ読み込みデータバイト数を加算して新たな転送カウンタ値とする(ＳＴ２４)。
　不揮発性メモリ２１０への書き込みセッションがクローズでなければユーザデータ書き込み要求を待ち同様のフローをたどる。セッションクローズの要求があれば終了する(ＳＴ２５)。
　プロセスＰＲＣ２について、このプロセスは電源がオンになると開始する（ＳＴ３０）。
　プロセスＰＲＣ１で高速不揮発性メモリ３２０に転送されたデータバイト数が転送カウンタにどんどん加算されている。その転送カウンタの値を確認し(ＳＴ３１)、ゼロでなければ高速不揮発性メモリ３２０から不揮発性メモリ２１０へ１バイト転送する(ＳＴ３２)。
　この転送の単位はバイト単位でもよいし、複数のバイトでもよいがその場合は転送カウンタのカウントアップ値が同時に転送するバイト数などを示す転送データ量になるが、ここでは典型的な例として１バイト単位で転送する場合を説明する。
　転送カウンタに１を減算（加算）して新たな転送カウンタ値とする(ＳＴ３３)。この処理を電源がオンである間継続して行う(ＳＴ３４)。
　また、第２回路３００の高速不揮発性メモリ３２０に転送すべきデータが存在して、かつ第１回路２００および第２回路３００に電源が入っている場合は、第２回路３００の高速不揮発性メモリ３２０から第１回路２００の不揮発性メモリ２１０へデータが転送される。
　第１回路２００および第２回路３００を搭載したメモリカードなどのメモリユニットが装置からはずされ、電力が供給されなくなった場合は、プロセスＰＲＣ２のステップＳＴ３２の処理は中段される。すなわち、第２回路３００の高速不揮発性メモリ３２０から第１回路２００の不揮発性メモリ２１０のデータ転送は中断される。
　再びメモリユニットが装置に装着され、第１回路２００および第２回路３００に電源による電力が供給された場合、プロセスＰＲＣ２において次の処理が行われる。
　すなわち、プロセスＰＲＣ２は不揮発性メモリに記録された転送カウンタ値を参照して第２回路３００の高速不揮発性メモリ３２０から第１回路２００の不揮発性メモリ２１０へデータ転送を継続させる。
　第１回路２００および第２回路３００にバックアップ用電池などが装着され、メモリユニットが装置からはずされても、第１回路２００および第２回路３００に電力が供給されつづけている場合には転送が中断されることなく継続される。
＜５．複数設計基準による設計＞
　図６（Ａ）および（Ｂ）は、複数の設計基準による設計同一チップ内において回路の複数の使用年数に応じた設計を行う例を概念的に示す図である。
　次に、図６（Ａ）および（Ｂ）に関連付けて、複数の設計基準による設計を用いて、同一チップ内において回路の複数の使用年数に応じた設計を行う例を説明する。
　図６（Ａ）は設計信頼性１００年の相当する例を示し、図６（Ｂ）は設計信頼性１０年に相当する例を示している。
　また、図６（Ａ－１）および図６（Ｂ－１）は平面図、図６（Ａ－２）および図６（Ｂ－２）は簡略断面図である。
　１００年保障を行う回路に関しては、１００年後などの長期間使用での特性を見越した半導体等の性能劣化のマージンを見込んだ設計を行う。
　さらに、耐腐食性を考慮して、たとえばＭＯＳトランジスタのゲート材料にはポリシリコンを使用し、トランジスタサイズおよび配線の線幅が１００年後まで保障を行うことができるサイズで設計する。
　ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１Ａでの例を示すと、Ｎウエル１０１Ａにソース領域１０２Ａとドレイン領域１０３ＡとしてＰ領域を形成し、その間に酸化膜１０４Ａを挟んでポリシリコンゲート１０５Ａを形成する。
　設計信頼性１０年の回路に関しては、通常の半導体等の設計における特性の１０年間保障を行う設計マージンでの設計を行う。たとえばＭＯＳトランジスタのゲート材料はＴｉＮ等のメタルを使用し、トランジスタサイズおよび配線の線幅が１００年後までの保障を行うことができるサイズで設計する。
　この場合も、ＰＭＯＳトランジスタＰＴ１Ｂでの例を示すと、Ｎウエル１０１Ｂにソース領域１０２Ｂとドレイン領域１０３ＢとしてＰ領域を形成し、その間に酸化膜１０４Ｂを挟んでメタルゲート１０５Ｂを形成する。
＜６．チップ識別データの記録＞
　図７は、本実施形態に係るチップ識別データを記録する手順の一例を示すフローチャートである。
　次に、図７に関連付けて、チップを識別するための識別データを記録する手順を説明する。
　チップ識別データとしてチップ毎にユニークな値にするなどのチップ識別データを作成する（ＳＴ４１)。
　次に、第１回路２００の不揮発性メモリ２１０に書き込む書き込みアドレスをゼロに設定し(ＳＴ４２)、第１回路２００の不揮発性メモリ２１０のアドレスゼロに対して書き込みを実行する(ＳＴ４３)。
　次に、書き込みアドレス値に１を足した値を新たな書き込みアドレス値として設定する(ＳＴ４４)。
　新たな書き込みアドレス値が識別に用いる識別データのワード数と同じになったら処理を終了し、同じでなければ書き込みを続ける(ＳＴ４５)。
＜７．シリアル通信フォーマット＞
　図８（Ａ）および（Ｂ）は、本実施形態に係る高速データ転送制御回路のシリアル通信のフォーマット例を説明するための図である。図８（Ａ）は書き込み動作時のフォーマットを、図８（Ｂ）は読み出し動作時のフォーマット例をそれぞれ示している。
　次に、図８（Ａ）および（Ｂ）に関連付けて、第２回路３００の高速データ転送制御回路３１０のシリアル通信のフォーマットを説明する。
　バースト転送などのモードでの高速転送も行うことができるが、ここでは比較的小さなデータ転送について述べるにとどめる。ここでワードとは転送の単位であり、８ビットのバイトデータであったり、１６ビットの２バイトデータであったりする。データのみを複数バイトとし、データ以外を１バイトとすることも可能である。
　図８（Ａ）に示すように、ユーザ装置６０からメモリ装置１０への書き込みにおいて、ユーザ装置６０からメモリ装置１０へデータ転送の開始を示すＳＴＡＲＴワードを転送後、続けてＲ／Ｗビットをゼロとしてデータの格納アドレスを転送する。
　メモリ装置１０側で正常に受け取れた場合はメモリからはＡＣＫワードをユーザ装置６０に返信する。
　送るべきデータがユーザ装置６０にある場合は、ユーザ装置６０はさらにデータワードを転送、メモリ装置１０側で正常に受け取れた場合はメモリ装置１０からはＡＣＫワードをユーザ装置６０に返信する。
　ユーザ装置６０に送るべきデータがなくなった場合は、ユーザ装置６０からメモリ装置１０にＳＴＯＰワードを転送して、一連の書き込み動作が終了する。
　図８（Ｂ）に示すように、ユーザ装置６０がメモリ装置１０からデータを読み出す場合には、ユーザ装置６０からメモリ装置１０へデータ転送の開始を示すＳＴＡＲＴワードを転送後、続けてＲ／Ｗビットを１としてデータの読み込みアドレスを転送する。
　メモリ装置１０側で正常に受け取れた場合は、メモリ装置１０からはＡＣＫワードをユーザ装置６０に返信する。
　指示された読み込みアドレスのデータをユーザ装置６０に転送し、ユーザ装置６０側で正常に受け取れた場合はユーザ装置６０からはＡＣＫワードをメモリ装置１０に返信する。
　ユーザ装置６０は受け取るべきデータがなくなった場合は、ユーザ装置６０からメモリ装置１０にＮＡＫワードを転送し、続いてＳＴＯＰワードを転送して、一連の読み込み動作が終了する。
＜８．複数モジュールでの故障回避＞
　図９は、複数モジュールでの故障を回避する構成例を示す図である。
　次に、図９に関連付けて、第１回路２００の不揮発性メモリ２１０Ａを複数のモジュールとして実装することでモジュールのひとつに致命的問題が発生して読み出せなくなった場合でもすべてのデータを復帰させることができる仕組みを説明する。
　モジュール毎の処理としては特定ビットなどが読み出せなくなった場合には、それぞれのメモリモジュールのデータをＥＣＣによりワード内の単一ビットの復元などは可能であるが、モジュール全体が故障してはモジュール単位でのＥＣＣでは復元ができない。
　ひとつのメモリチップの中にまったく同じ入出力インタフェースを持つメモリモジュールＭＭを複数実装し、複数のモジュールにレイド構成でデータを格納する。
　図９において、ＭＭ１～ＭＭ４がメモリモジュールを示し、２１１はレイド（ＲＡＩＤ）制御部を示している。
　レイド構成でデータを格納する回路はメモリチップの外部に設置する。
　各メモリモジュールＭＭ１～ＭＭ４をハードディスクのそれぞれのハードドライブに置き換えたことに対応するデータの格納を行う。
　ハードディスクで一般に使われている用語として、ＲＡＩＤ５(ブロック単位での単一パリティ分散）などがあるが、これらに対応したデータの格納を行う。
　ＲＡＩＤ制御部２１１の機能はこのようなハードディスクで行われていると同じ機能であるので、ここでは説明を割愛する。
　たとえばＲＡＩＤ５での場合のデータ格納方法を説明する。
　データ系列ＤＴＳ１としてデータＤＴ１－１、データＤＴ１－１、データＤＴ１－１、パリティＰＲＴ１、データ系列ＤＴＳ２としてデータＤＴ２－１、データＤＴ２－１、データＤＴ２－１、パリティＰＲＴ２を考える。
　同様に、データ系列ＤＴＳ３としてデータＤＴ３－１、データＤＴ３－１、データＤＴ３－１、パリティＰＲＴ３、データ系列ＤＴＳ４としてデータＤＴ４－１、データＤＴ４－１、データＤＴ４－１、パリティＰＲＴ４を考える。
　データＤＴ１－１などをデータブロックとよび系列を構成するデータを同一サイズに分割してブロック内の同じ相対アドレスに対するデータのパリティを格納したものをその系列のパリティブロックとしてデータ系列ＤＴＳ１ならパリティＰＲＴ１とする。
　単一チップ内のメモリモジュールＭＭ１，ＭＭ２，ＭＭ３，ＭＭ４にはそれぞれデータ系列の一部が入る。
　メモリモジュールＭＭ１にはデータＤＴ１－１、データＤＴ２－２、データＤＴ３－３、パリティＰＲＴ４が格納される。
　メモリモジュールＭＭ２にはデータＤＴ１－２、データＤＴ２－３、データＤＴ４－１、パリティＰＲＴ３が格納される。
　メモリモジュールＭＭ３にはデータＤＴ１－３、データＤＴ３－１、データＤＴ４－２、パリティＰＲＴ２が格納される。
　メモリモジュールＭＭ４にはデータＤＴ２－１、データＤＴ３－２、データＤＴ４－３、パリティＰＲＴ１が格納される。
　このようにデータとその対応するパリティをモジュール分割して格納することで次の効果を得ることができる。
　すなわち、どのメモリモジュールが故障してモジュール全体が読み出せなくなったとしても、他のメモリモジュールの情報を用いて故障して読み出せなくなったメモリモジュール内に格納されたデータをすべて復元することができる。
＜９．マーク図による解析＞
　図１０は、本実施形態に係るマーク図によりメモリ内に保存したデータのフォーマットを解析する例を説明するための図である。
　次に、メモリ内に保存したデータのフォーマットを解析できるために特定のマークをデータとして保存しかつ特定のマークをチップ表面などに刻印することでメモリチップ内に格納されたデータフォーマットの解析を正確に少ない工数で行う様子を説明する。
　メモリチップ７０の表面にマーク図７１として特定の形を認識できるように、たとえばポリシリコンにより図形を形成する。ここでのメモリチップ７０は、図１の第１回路２００に相当する。
　チップ表面とは、チップの表面から光学的に観察できるということであり、チップの最上面は酸化ケイ素などの保護膜が有ってもよい。
　メモリチップ７０の不揮発性メモリに格納するデータにも同じ図形の画像データを格納する。
　データをメモリに格納してから長い年月が経過して格納データのフォーマットが不明になった場合に次の処理を行う。
　データ解析のアルゴリズムを複数トライする中で、チップ表面の図形が読み出しデータから解析処理で復元できることを目標とする。
　解析途中でまったく異なった図形になり始めた場合はそのアルゴリズムやパラメータでの解析を中断して次のパラメータやアルゴリズムに切り替えて解析をつづけることにより、効率的に解析作業を行うことができ、解析結果の確からしさも確認することができる。
　以上説明したように、本実施形態によれば、次のような効果が実現可能となっている。
　メモリチップのビット単価を最低限に抑えることが可能である。
　メモリチップに要求するインタフェース仕様のバリエーションを非常に少なくまたは１タイプのみに限定可能である。
　メモリチップのインタフェース仕様を簡素にできることでインタフェース仕様不明のために読み出せなくなるということがなくなる。
　また、ウイルスおよび人的ミスおよび処理システムバグなどにより、メモリに書き込まれた貴重なデータが書き換えられたり消去されたりすることがなくなる。
　ワンタイム書き込みとして長期の保存性を保障可能となる。
　メモリの内容をまったく変更できないため改竄ができないことを保障できる。
　長期保存性のために動作速度の遅いメモリを通常のフラッシュメモリのように高速に利用できる。
　長期保存メモリに確実にデータを保存できる。
　また、現実的な設計基準での設計が可能となる。
　腐食しにくい材料のためメモリセルの保持特性に近い読み出しの長期保障が可能である。
　そして、数十年以上の単位で記録データを長期的にかつ安定に保存でき、しかも保存データを確実に読み出しすることができる。
 
 

Claims (25)

  1. 　データを記録し保存するための第１回路と、
    　上記第１回路の記録および再生のためのデータの転送制御が可能な第２回路と
    を備え、
    　上記第１回路と上記第２回路とは分割して実装可能で、
    　上記第１回路は、
    　読み出し・書き込み信号が第１レベルのときアドレス信号で指定されたアドレスから記録データを読み出し、上記読み出し・書き込み信号が第２レベルのとき上記アドレス信号で指定されたアドレスにデータを書き込むデータ記録回路と、
    　上記第２回路からの読み出しまたは書き込み指示を受けて、上記アドレス信号に応じて上記データ記録回路に対するデータの書き込みおよび読み出し制御を行う書き込み読み出し制御回路と
    　を含むメモリ装置。
  2. 　上記第２回路は、高速データ転送制御回路および当該高速データ転送制御回路に接続されたコネクタを有し、
    　上記第１回路は、上記コネクタに対して着脱自在に接続可能な接続部を有する
    　請求項１記載のメモリ装置。
  3. 　上記第１回路は、上記データ記録回路からの読み出しデータを上記書き込み読み出し制御回路とは別経路で上記第２回路に転送する長期信頼性読み出し制御回路を含み、
    　上記書き込み読み出し制御回路と上記長期信頼性読み出し制御回路とは、それぞれ異なる経路を介して上記第２回路と接続される
    　請求項１記載のメモリ装置。
  4. 　上記長期信頼性読み出し制御回路によるデータ読み出し経路は、上記データ記録回路へのデータ書き込みが禁止されると選択される
    　請求項３記載のメモリ装置。
  5. 　上記第２回路は、
    　上記第１回路とのデータ転送制御を行うデータ転送制御回路と、
    　上記データ転送制御回路の作業用メモリと
    　を含み、
    　上記データ転送制御回路は、それぞれ異なる経路を介して上記書き込み読み出し制御回路と上記長期信頼性読み出し制御回路とに接続される
    　請求項３記載のメモリ装置。
  6. 　上記第１回路は、
    　書き込み禁止信号が非アクティブの場合には、上記読み出し・書き込み信号のレベルを供給された第１レベルまたは第２レベルで上記データ記録回路に供給し、上記書き込み禁止信号がアクティブで供給されると、上記読み出し・書き込み信号のレベルを上記第１レベルに固定して上記データ記録回路へのデータの書き込みを禁止させ、選択信号を出力する書き込み制御回路と、
    　上記書き込み禁止が行われていない場合、上記書き込み読み出し制御回路を通して上記データ記録回路に対するデータの書き込みおよび読み出しを行う第１経路を選択し、上記書き込み禁止制御が行われている場合、上記長期信頼性読み出し制御回路を通して上記データ記録回路からのデータの読み出しを行う第２経路を選択するセレクタと
    　を含み、
    　上記書き込み読み出し制御回路は、上記第２回路からの読み出しまたは書き込み指示を受けて、上記アドレス信号に応じて上記データ記録回路に対するデータの書き込みおよび読み出し制御を行い、所定のイベントの発生により上記書き込み禁止信号をアクティブで上記書き込み制御回路に供給する
    　請求項３記載のメモリ装置。
  7. 　データを記録し保存するための第１回路と、
    　上記第１回路の記録および再生のためのデータの転送制御が可能な第２回路と
    　を備え、
    　上記第１回路と上記第２回路とは分割して実装可能で、
    　上記第１回路は、
    　読み出し・書き込み信号が第１レベルのときアドレス信号で指定されたアドレスから記録データを読み出し、上記読み出し・書き込み信号が第２レベルのとき上記アドレス信号で指定されたアドレスにデータを書き込むデータ記録回路と、
    　上記第２回路からの読み出しまたは書き込み指示を受けて、上記アドレス信号に応じて上記データ記録回路に対するデータの書き込みおよび読み出し制御を行い、所定のイベントの発生により上記データ記録回路への上記読み出し・書き込み信号を第１レベルに設定し当該データ記録回路へのデータの書き込み禁止となるように制御する書き込み読み出し制御回路と
    　を含むメモリ装置。
  8. 　上記書き込み禁止制御に移行する上記所定のイベントは、開始アドレスから上記データ記録回路に書き込み行い、当該アドレスがあらかじめ設定したアドレスに達する場合を含む
    　請求項７記載のメモリ装置。
  9. 　上記書き込み禁止制御に移行する上記所定のイベントは、上記第１回路の取り出し指示があった場合を含む
    　請求項７記載のメモリ装置。
  10. 　上記書き込み禁止制御に移行する上記所定のイベントは、書き込みアドレスをカウントアップ式あるいはカウントダウン方式にデータを保存する場合には、書き込まれたアドレスより下位または上位のアドレスに達する場合を含む
    　請求項７記載のメモリ装置。
  11. 　書き込み禁止信号が非アクティブの場合には、上記読み出し・書き込み信号のレベルを供給された第１レベルまたは第２レベルで上記データ記録回路に供給し、上記書き込み禁止信号がアクティブで供給されると、上記読み出し・書き込み信号のレベルを上記第１レベルに固定する書き込み制御回路を備え、
    　上記書き込み読み出し制御回路は、上記第２回路からの読み出しまたは書き込み指示を受けて、上記アドレス信号に応じて上記データ記録回路に対するデータの書き込みおよび読み出し制御を行い、所定のイベントの発生により上記書き込み禁止信号をアクティブで上記書き込み制御回路に供給する
    　請求項７記載のメモリ装置。
  12. 　上記書き込み制御回路は、ヒューズを有し、上記書き込み禁止信号をアクティブで受けると、上記ヒューズを高抵抗にして、上記読み出し・書き込み信号のレベルを上記第１レベルに固定するヒューズ回路を含む
    　請求項１１記載のメモリ装置。
  13. 　データを記録し保存するための第１回路と、
    　上記第１回路の記録および再生のためのデータの転送制御が可能な第２回路と
    　を備え、
    　上記第１回路と上記第２回路とは分割して実装可能で、
    　上記第１回路は、
    　読み出し・書き込み信号が第１レベルのときアドレス信号で指定されたアドレスから記録データを読み出し、上記読み出し・書き込み信号が第２レベルのとき上記アドレス信号で指定されたアドレスにデータを書き込むデータ記録回路と、
    　上記第２回路からの読み出しまたは書き込み指示を受けて、上記アドレス信号に応じて上記データ記録回路に対するデータの書き込みおよび読み出し制御を行う書き込み読み出し制御回路と
    　を含み、
    　上記第２回路は、
    　上記第１回路とのデータ転送制御を行うデータ転送制御回路と、
    　上記データ転送制御回路の作業用メモリと
    　を含み、
    　上記データ転送制御回路は、上記第１回路のデータ記録回路への書き込みデータを、いったん上記作業用メモリに蓄積し、当該蓄積したデータを順次に上記第１回路側の上記書き込み読み出し制御回路に転送する
    　メモリ装置。
  14. 　上記データ転送制御回路は、上記第１回路の上記データ記録回路のデータの読み出しの際に、該当するアドレスのデータが上記作業用メモリに存在する場合、当該作業用メモリのデータを接続機器に転送する
    　請求項１３記載のメモリ装置。
  15. 　上記第２回路は、報知部を含み、
    　上記データ転送制御回路は、上記作業用メモリに上記第１回路のデータ記録回路に書き込むべきデータが存在する場合、転送中であることを上記報知部により報知する
    　請求項１３記載のメモリ装置。
  16. 　上記データ転送制御回路は、
    　上記第１回路の上記データ記録回路への書き込みセッション開始からスタートして不揮発性メモリへの書き込みセッションがクローズすると終了する第１処理と、
    　電源がオンになると開始する第２処理と
    　を行う
    　請求項１３記載のメモリ装置。
  17. 　上記データ転送制御回路は、転送カウンタを有し、
    　上記第１処理においては、データ書き込み要求があれば、要求に従ってデータを読み込んでそのデータをそのまま作業用メモリに転送して、上記転送カウンタにデータ読み込みデータバイト数を加算または減算して新たな転送カウンタ値とし、上記データ記録回路への書き込みセッションがクローズでなければデータ書き込み要求を待ち、セッションクローズの要求があれば処理を終了する
    　請求項１６記載のメモリ装置。
  18. 　上記データ転送制御回路は、第２処理を電源がオンになると開始し、上記転送カウンタの値を確認し、当該値がゼロでなければ上記作業用メモリから上記第１回路の上記データ記録回路に上記転送カウンタの値が変化する量をもってデータを転送し、転送カウンタを減算または加算して新たな転送カウンタ値とし、当該処理を電源がオンである間継続して行う
    　請求項１７記載のメモリ装置。
  19. 　データを記録し保存するための第１回路と、
    　上記第１回路の記録および再生のためのデータの転送制御が可能な第２回路と
    　を備え、
    　上記第１回路は、
    　読み出し・書き込み信号が第１レベルのときアドレス信号で指定されたアドレスから記録データを読み出し、上記読み出し・書き込み信号が第２レベルのとき上記アドレス信号で指定されたアドレスにデータを書き込むデータ記録回路と、
    　上記第２回路からの読み出しまたは書き込み指示を受けて、上記アドレス信号に応じて上記データ記録回路に対するデータの書き込みおよび読み出し制御を行い、所定のイベントの発生により上記データ記録回路への上記読み出し・書き込み信号を第１レベルに設定し当該データ記録回路へのデータの書き込み禁止となるように制御する書き込み読み出し制御回路と、
    　上記書き込みが禁止された上記データ記録回路からの読み出しデータを上記第２回路に転送する長期信頼性読み出し制御回路と、
    　上記書き込み禁止が行われていない場合、上記書き込み読み出し制御回路を通して上記データ記録回路に対するデータの書き込みおよび読み出しを行う第１経路を選択し、上記書き込み禁止制御が行われている場合、上記長期信頼性読み出し制御回路を通して上記データ記録回路からのデータの読み出しを行う第２経路を選択するセレクタと
    　を含むメモリ装置。
  20. 　上記書き込み読み出し制御回路および上記データ記録回路にアクセスする第１経路と、上記長期信頼性読み出し制御回路および上記データ記録回路にアクセスする上記第２経路とは、上記長期信頼性読み出し制御回路および上記第２経路の方が、信頼性基準が高くなるように形成されている
    　請求項１９記載のメモリ装置。
  21. 　上記長期信頼性読み出し制御回路および上記第２経路は、上記書き込み読み出し制御回路および上記第１経路より、長期間使用での特性を見越した性能劣化のマージンを見込んで形成されている
    　請求項１９記載のメモリ装置。
  22. 　上記長期信頼性読み出し制御回路および上記第２経路はトランジスタおよび配線を含み、耐腐食性材料により上記トランジスタのゲート電極および上記配線が形成されている
    　請求項１９記載のメモリ装置。
  23. 　上記耐腐食性材料は、ポリシリコンを含む
    　請求項２２記載のメモリ装置。
  24. 　書き込み禁止信号が非アクティブの場合には、上記読み出し・書き込み信号のレベルを供給された第１レベルまたは第２レベルで上記データ記録回路に供給し、上記書き込み禁止信号がアクティブで供給されると、上記読み出し・書き込み信号のレベルを上記第１レベルに固定して上記データ記録回路へのデータの書き込みを禁止させ、選択信号を出力する書き込み制御回路を備え、
    　上記書き込み読み出し制御回路は、上記第２回路からの読み出しまたは書き込み指示を受けて、上記アドレス信号に応じて上記データ記録回路に対するデータの書き込みおよび読み出し制御を行い、所定のイベントの発生により上記書き込み禁止信号をアクティブで上記書き込み制御回路に供給し、
    　上記セレクタは、上記選択信号が非アクティブの場合、上記書き込み読み出し制御回路を通して上記データ記録回路に対するデータの書き込みおよび読み出しを行う第１経路を選択し、上記選択信号がアクティブの場合、上記長期信頼性読み出し制御回路を通して上記データ記録回路からのデータの読み出しを行う第２経路を選択する
    　請求項１９記載のメモリ装置。
  25. 　上記第１回路と上記第２回路とは分割して実装可能である
    　請求項１９記載のメモリ装置。
     
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