JPH0346198A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0346198A JPH0346198A JP1183101A JP18310189A JPH0346198A JP H0346198 A JPH0346198 A JP H0346198A JP 1183101 A JP1183101 A JP 1183101A JP 18310189 A JP18310189 A JP 18310189A JP H0346198 A JPH0346198 A JP H0346198A
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- Japan
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- supply voltage
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- booster circuit
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- 239000004065 semiconductor Substances 0.000 title claims 2
- 238000001514 detection method Methods 0.000 claims description 35
- 230000001419 dependent effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、昇圧回路を内蔵した不揮発性メモリに関する
。
。
本発明は、昇圧回路を内蔵した不揮発性メモリにおいて
、昇圧回路動作時のみ電源電圧検出回路を動作させるこ
とにより、昇圧回路非動作時の電源電圧検出回路におけ
る消費電流をリーク電流だけにするようにしたものであ
る。
、昇圧回路動作時のみ電源電圧検出回路を動作させるこ
とにより、昇圧回路非動作時の電源電圧検出回路におけ
る消費電流をリーク電流だけにするようにしたものであ
る。
一般に不揮発性メモリの書き換えには、高電圧（例えば
２０ｖ）を必要とするが、昇圧回路の特性は、第３図に
示すようにある電源電圧以下（例えば２．５Ｖ）になる
と所望の高電圧を発生しなくなるので、ある電源電圧以
下では、不揮発性メモリの書き換えが十分に行われなく
なってしまう。そこで、従来は第２図に示すような常に
動作状態にある電源電圧検出回路を用いて、ある電源電
圧以下（例えば３Ｖ）では、昇圧回路を動作させるため
の信号が発生しても、強制的に昇圧回路を動作させない
ようにし、不揮発性メモリの不充分な書き換えが行われ
ないようにしていた。
２０ｖ）を必要とするが、昇圧回路の特性は、第３図に
示すようにある電源電圧以下（例えば２．５Ｖ）になる
と所望の高電圧を発生しなくなるので、ある電源電圧以
下では、不揮発性メモリの書き換えが十分に行われなく
なってしまう。そこで、従来は第２図に示すような常に
動作状態にある電源電圧検出回路を用いて、ある電源電
圧以下（例えば３Ｖ）では、昇圧回路を動作させるため
の信号が発生しても、強制的に昇圧回路を動作させない
ようにし、不揮発性メモリの不充分な書き換えが行われ
ないようにしていた。
電源電圧検出回路の動作は、先ず、１が定電圧回路で、
Ｐチャネルトランジスタ１０のゲートに電源電圧側から
の定電圧Ｖ、を与えることにより、Ｐチャネルトランジ
スタＩＯは定電流■１゜を流そうとする。次に、２は電
源電圧に依存した電圧■。
Ｐチャネルトランジスタ１０のゲートに電源電圧側から
の定電圧Ｖ、を与えることにより、Ｐチャネルトランジ
スタＩＯは定電流■１゜を流そうとする。次に、２は電
源電圧に依存した電圧■。
をＮチャネルトランジスタ１１のゲートに与えるので、
電源電圧が低い時にはＮチャ不ルトランジスタ１１は、
非導通となり、ノードＡが”Ｈ″ｌレベル、そして電源
電圧検出回路の出力ＢはＩＴ Ｌ ＩＴレベルとなるが
、電源電圧がある電圧以上になるとＮチャネルトランジ
スタ１１が導通状態となり、ノードＡの電圧が下がり、
インバータ３の反転電圧以下になると電源電圧検出回路
の出力ＢはＩｔ ＨＩＩレベルとなる。よって、ある電
源電圧以下では、電源電圧検出回路の出力力（ＩＦＩ”
レベルであるので、昇圧回路制御信号が゛′Ｈ″゛レヘ
ルになっても昇圧回路の入力ＣはＩｆ （、ＩＴレベル
のままなので、昇圧回路を動作させないようにすること
ができる。
電源電圧が低い時にはＮチャ不ルトランジスタ１１は、
非導通となり、ノードＡが”Ｈ″ｌレベル、そして電源
電圧検出回路の出力ＢはＩＴ Ｌ ＩＴレベルとなるが
、電源電圧がある電圧以上になるとＮチャネルトランジ
スタ１１が導通状態となり、ノードＡの電圧が下がり、
インバータ３の反転電圧以下になると電源電圧検出回路
の出力ＢはＩｔ ＨＩＩレベルとなる。よって、ある電
源電圧以下では、電源電圧検出回路の出力力（ＩＦＩ”
レベルであるので、昇圧回路制御信号が゛′Ｈ″゛レヘ
ルになっても昇圧回路の入力ＣはＩｆ （、ＩＴレベル
のままなので、昇圧回路を動作させないようにすること
ができる。
しかし、従来の電源電圧検出回路は、電源電圧を検出す
る必要のある昇圧動作時以外でも常に動作状態にあるた
め、必要時以外においても電流を消費してしまうという
欠点があった。そこで、本発明は、従来のこのような欠
点を解決するために、必要時以外には、１ｉｉｌｉ電圧
検出回路を非動作状態とし、消費電流をリーク電流だけ
にすることを目的としている。
る必要のある昇圧動作時以外でも常に動作状態にあるた
め、必要時以外においても電流を消費してしまうという
欠点があった。そこで、本発明は、従来のこのような欠
点を解決するために、必要時以外には、１ｉｉｌｉ電圧
検出回路を非動作状態とし、消費電流をリーク電流だけ
にすることを目的としている。
上記課題を解決するために、本発明は昇圧回路制御信号
により、電源電圧検出回路を制御することにより、昇圧
回路非動作時には、電源電圧検出回路も非動作とし、消
費電流をリーク電流だけになるようにした。
により、電源電圧検出回路を制御することにより、昇圧
回路非動作時には、電源電圧検出回路も非動作とし、消
費電流をリーク電流だけになるようにした。
上記のように構成すれば、昇圧回路を動作させるための
信号を受けてから、電源電圧検出回路が動作を始め、あ
らかしめ定められた検出電圧以上であるか同化を検出し
て、その検出結果により昇圧回路の動作を制御できるの
で、昇圧回路を動作させる必要のないときには、電源電
圧検出回路の消費電流をリーク電流だけにすることがで
きる。
信号を受けてから、電源電圧検出回路が動作を始め、あ
らかしめ定められた検出電圧以上であるか同化を検出し
て、その検出結果により昇圧回路の動作を制御できるの
で、昇圧回路を動作させる必要のないときには、電源電
圧検出回路の消費電流をリーク電流だけにすることがで
きる。
以下に本発明の実施例を図面に基づいて詳細に説明する
。
。
第１図において、昇圧回路制御信号は、昇圧回路を動作
させたい時にはｌ＃ ＨＩｆレベル、動作させたくない
時にはＩＩ Ｌ”レベルになる信号であり、を課電圧検
出回路は、昇圧回路制御信号が９１ Ｌ ＩＴレベルの
時には”Ｌ”レベルを出力し、昇圧回路制御信号が′Ｈ
”レベルの時に電源電圧を検出し、ある電源電圧以上で
あれば°′Ｈ″レベルを出力し、ある電源電圧以下であ
れば°′Ｌ゛ルベルを出力する回路であり、昇圧回路は
入力が１１ ＨＩｔレベルの時に動作して高電圧を出力
し、人力がＩＩ Ｌ Ｆｌレベルの時にはＩｔ Ｌ ＋
ｔレベルを出力する回路である。
させたい時にはｌ＃ ＨＩｆレベル、動作させたくない
時にはＩＩ Ｌ”レベルになる信号であり、を課電圧検
出回路は、昇圧回路制御信号が９１ Ｌ ＩＴレベルの
時には”Ｌ”レベルを出力し、昇圧回路制御信号が′Ｈ
”レベルの時に電源電圧を検出し、ある電源電圧以上で
あれば°′Ｈ″レベルを出力し、ある電源電圧以下であ
れば°′Ｌ゛ルベルを出力する回路であり、昇圧回路は
入力が１１ ＨＩｔレベルの時に動作して高電圧を出力
し、人力がＩＩ Ｌ Ｆｌレベルの時にはＩｔ Ｌ ＋
ｔレベルを出力する回路である。
昇圧回路制御信号は、電源電圧検出回路の入力および２
ＡＮＤ２０の一方の入力に接続され、電源電圧検出回路
の出力は、２ＡＮＤ２０のもう一方の人力に接続され、
２ＡＮＤ２０の出力は昇圧回路の入力に接続される。
ＡＮＤ２０の一方の入力に接続され、電源電圧検出回路
の出力は、２ＡＮＤ２０のもう一方の人力に接続され、
２ＡＮＤ２０の出力は昇圧回路の入力に接続される。
次に動作を説明する。まず、昇圧回路を動作させたくな
いときは、昇圧回路制御信号をＩＩ Ｌ ｔｔレベルに
し、昇圧回路の入力を°゛Ｌ′Ｌ′ルベル。
いときは、昇圧回路制御信号をＩＩ Ｌ ｔｔレベルに
し、昇圧回路の入力を°゛Ｌ′Ｌ′ルベル。
このとき、電源電圧検出回路の出力も゛ＩＬＩ″レベル
になる０次に、昇圧回路を動作させたいときは、昇圧回
路制御信号をｆｌ ＨＩＴレベルにし、電源電圧検出回
路を動作状態にする。このとき、電源電圧検出回路は、
′ｗ１源電圧電圧る電圧以上であればｔＴ Ｈ１１レベ
ルを出力するので、昇圧回路の入力が°′Ｈ０レベルと
なり、昇圧回路が動作を始める。
になる０次に、昇圧回路を動作させたいときは、昇圧回
路制御信号をｆｌ ＨＩＴレベルにし、電源電圧検出回
路を動作状態にする。このとき、電源電圧検出回路は、
′ｗ１源電圧電圧る電圧以上であればｔＴ Ｈ１１レベ
ルを出力するので、昇圧回路の入力が°′Ｈ０レベルと
なり、昇圧回路が動作を始める。
しかし電源電圧がある電圧以下では、電源電圧検出回路
は°゛Ｌ゛Ｌ゛ルベルするので、昇圧回路の入力信号は
Ｉｆ ＬＩＴレベルのままで昇圧回路は動作を始めない
。
は°゛Ｌ゛Ｌ゛ルベルするので、昇圧回路の入力信号は
Ｉｆ ＬＩＴレベルのままで昇圧回路は動作を始めない
。
第４図は、第２図に示した従来の電源電圧検出回路に、
Ｐチャネルトランジスタ３０．３１． Ｎチャネルトラ
ンジスタ３２．インバータ３３を追加した場合の実施例
である。
Ｐチャネルトランジスタ３０．３１． Ｎチャネルトラ
ンジスタ３２．インバータ３３を追加した場合の実施例
である。
従来の電源電圧検出回路中の定電圧回路１．電源電圧に
依存した電圧を出力する回路２及びＰチャネルトランジ
スタ１０と電源との間にＰチャネルトランジスタ３０を
挿入し、Ｎチャネルトランジスタ１１のゲートと接地電
位の間にＮチャネルトランジスタ３２を挿入し、Ｐチャ
ネルトランジスタ３０及びＮチャネルトランジスタ３２
のゲートに昇圧回路制御信号をインバータ３３で反転さ
せた信号を入力する。また、インバータ３の値と電源と
の間にＰチャネルトランジスタ３１を挿入し、Ｐチャネ
ルトランジスタ３１のゲートに昇圧回路制御信号を入力
し、昇圧回路制御信号と電源電圧検出回路の出力Ｂを２
ＡＮＤ２０のそれぞれの入力と接続し、２ＡＮＤ２０の
出力を昇圧回路の入力Ｃと接続する。
依存した電圧を出力する回路２及びＰチャネルトランジ
スタ１０と電源との間にＰチャネルトランジスタ３０を
挿入し、Ｎチャネルトランジスタ１１のゲートと接地電
位の間にＮチャネルトランジスタ３２を挿入し、Ｐチャ
ネルトランジスタ３０及びＮチャネルトランジスタ３２
のゲートに昇圧回路制御信号をインバータ３３で反転さ
せた信号を入力する。また、インバータ３の値と電源と
の間にＰチャネルトランジスタ３１を挿入し、Ｐチャネ
ルトランジスタ３１のゲートに昇圧回路制御信号を入力
し、昇圧回路制御信号と電源電圧検出回路の出力Ｂを２
ＡＮＤ２０のそれぞれの入力と接続し、２ＡＮＤ２０の
出力を昇圧回路の入力Ｃと接続する。
次に動作を説明する。まず、昇圧回路を動作させたくな
いときは、昇圧回路制御信号をＩＩ Ｌ ＩＴレベルに
し、昇圧回路の入力Ｃを”Ｌ Ｉｔレベルにする。この
とき、Ｐチャネルトランジスタ３０のゲートは、インバ
ータ３３を介してＩｔ Ｈ１１レベルになるので、Ｐチ
ャネルトランジスタ３０は非導通状態となり、定電圧回
路１．電源電圧に依存した電圧を出力する回路２．及び
Ｐチャネルトランジスタ１０には電源が供給されなくな
るので、電源電圧検出回路での消費電流はリーク電流だ
けとなる。さらに、Ｎチャネルトランジスタ３２のゲー
トもＩｆ ＨＩｔレベルになっているので、Ｎチャネル
トランジスタ３２は導通状態となり、Ｎチャネルトラン
ジスタ１１のゲートが”Ｌ ＩＩレベルとなり、Ｎチャ
ネルトランジスタ１１は非導通状態となる。また、Ｐチ
ャネルトランジスタ３１のゲートは”Ｌ ＩＴレベルで
あるのでＰチャネルトランジスタ３１は導通状態となり
、ノードＡは”Ｈ＋ｔレベルに、また、インバータ３を
介した電源電圧検出回路の出力Ｂは゛′Ｌ″レベルにな
る。Ｐチャネルトランジスタ３１及びＮチャネルトラン
ジスタ３２は、ノードＡを”ＨＩＷレベルに固定し、イ
ンバータ３における貫通電流をなくすためのものである
。
いときは、昇圧回路制御信号をＩＩ Ｌ ＩＴレベルに
し、昇圧回路の入力Ｃを”Ｌ Ｉｔレベルにする。この
とき、Ｐチャネルトランジスタ３０のゲートは、インバ
ータ３３を介してＩｔ Ｈ１１レベルになるので、Ｐチ
ャネルトランジスタ３０は非導通状態となり、定電圧回
路１．電源電圧に依存した電圧を出力する回路２．及び
Ｐチャネルトランジスタ１０には電源が供給されなくな
るので、電源電圧検出回路での消費電流はリーク電流だ
けとなる。さらに、Ｎチャネルトランジスタ３２のゲー
トもＩｆ ＨＩｔレベルになっているので、Ｎチャネル
トランジスタ３２は導通状態となり、Ｎチャネルトラン
ジスタ１１のゲートが”Ｌ ＩＩレベルとなり、Ｎチャ
ネルトランジスタ１１は非導通状態となる。また、Ｐチ
ャネルトランジスタ３１のゲートは”Ｌ ＩＴレベルで
あるのでＰチャネルトランジスタ３１は導通状態となり
、ノードＡは”Ｈ＋ｔレベルに、また、インバータ３を
介した電源電圧検出回路の出力Ｂは゛′Ｌ″レベルにな
る。Ｐチャネルトランジスタ３１及びＮチャネルトラン
ジスタ３２は、ノードＡを”ＨＩＷレベルに固定し、イ
ンバータ３における貫通電流をなくすためのものである
。
次に、昇圧回路を動作させたいときは、昇圧回路制御信
号を゛′Ｈルベルにし、インバータ３３を介してＰチャ
ネルトランジスタ３０のゲー、トをｔｌ Ｌ Ｉｆレベ
ルにし、Ｐチャネルトランジスタ３０を導通状態にして
、定電圧回路１．電源電圧に依存した電圧を出力する回
路２．Ｐチャネルトランジスタ１０に電源を供給して動
作状態にする。このとき、Ｐチャネルトランジスタ３１
のゲートは”Ｈ”レベル、Ｎチャネルトランジスタ３２
のゲートはインバータ３３を介して”Ｌ”レベルになっ
ているので、Ｐチャネルトランジスタ３１．Ｎチャネル
トランジスタ３２ともに非導通状態となり、ノードＡは
強制的には”Ｈ”レベルにならないようになる。そして
、電源電圧検出回路は第２図に示した従来の電源電圧検
出回路と同様に、ある電源電圧以上の時にｊｌ ＨＩｆ
レベルを出力し、昇圧回路の入力ＣがＩＩ Ｈｆｌレヘ
ルとなり、昇圧回路が動作を始め、ある電源電圧以下で
は、電源電圧検出回路が゛Ｌ″レベルを出力するので、
昇圧回路の入力Ｃは゛′Ｌ′ルベルのままで、昇圧回路
は動作を始めない。
号を゛′Ｈルベルにし、インバータ３３を介してＰチャ
ネルトランジスタ３０のゲー、トをｔｌ Ｌ Ｉｆレベ
ルにし、Ｐチャネルトランジスタ３０を導通状態にして
、定電圧回路１．電源電圧に依存した電圧を出力する回
路２．Ｐチャネルトランジスタ１０に電源を供給して動
作状態にする。このとき、Ｐチャネルトランジスタ３１
のゲートは”Ｈ”レベル、Ｎチャネルトランジスタ３２
のゲートはインバータ３３を介して”Ｌ”レベルになっ
ているので、Ｐチャネルトランジスタ３１．Ｎチャネル
トランジスタ３２ともに非導通状態となり、ノードＡは
強制的には”Ｈ”レベルにならないようになる。そして
、電源電圧検出回路は第２図に示した従来の電源電圧検
出回路と同様に、ある電源電圧以上の時にｊｌ ＨＩｆ
レベルを出力し、昇圧回路の入力ＣがＩＩ Ｈｆｌレヘ
ルとなり、昇圧回路が動作を始め、ある電源電圧以下で
は、電源電圧検出回路が゛Ｌ″レベルを出力するので、
昇圧回路の入力Ｃは゛′Ｌ′ルベルのままで、昇圧回路
は動作を始めない。
このように、昇圧回路を動作させたい時だけ電源電圧検
出回路を動作させることができるので、昇圧回路を動作
させたくないときの電源電圧検出回路の消費電流をリー
ク電流だけにすることができる。
出回路を動作させることができるので、昇圧回路を動作
させたくないときの電源電圧検出回路の消費電流をリー
ク電流だけにすることができる。
本発明は、以上説明したように昇圧回路＄１？ＩＩ信号
により、電源電圧検出回路を動作させる必要のある昇圧
動作時のみ、電源電圧検出回路を動作させることができ
るので、電源電圧検出回路を動作させる必要のない時に
は、消費電流をリーク電流だけにすることができるので
、特に待機時の消費電流を大幅に減らす効果がある。
により、電源電圧検出回路を動作させる必要のある昇圧
動作時のみ、電源電圧検出回路を動作させることができ
るので、電源電圧検出回路を動作させる必要のない時に
は、消費電流をリーク電流だけにすることができるので
、特に待機時の消費電流を大幅に減らす効果がある。
第１図は本発明の昇圧回路制御回路の原理図、第２図は
従来の昇圧回路制御回路図、第３図は昇圧回路出力波形
図、第４図は本発明の実施例を示す昇圧回路制御回路図
である。 １・・・定電圧回路 ２・・・電源電圧に依存した電圧を出力する回路基 上
従来の昇圧回路制御回路図、第３図は昇圧回路出力波形
図、第４図は本発明の実施例を示す昇圧回路制御回路図
である。 １・・・定電圧回路 ２・・・電源電圧に依存した電圧を出力する回路基 上
Claims (1)
- 昇圧回路を内蔵した不揮発性メモリにおいて、昇圧回路
動作時のみ動作可能となる電源電圧検出回路を設けたこ
とを特徴とする半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18310189A JP2568442B2 (ja) | 1989-07-14 | 1989-07-14 | 半導体集積回路装置 |
| EP19900307653 EP0408368A3 (en) | 1989-07-14 | 1990-07-12 | Semi-conductor non-volatile memory device |
| US07/553,778 US5153855A (en) | 1989-07-14 | 1990-07-13 | Semiconductor nonvolatile memory device integrated with booster |
| KR1019900010673A KR910003676A (ko) | 1989-07-14 | 1990-07-13 | 불휘발성 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18310189A JP2568442B2 (ja) | 1989-07-14 | 1989-07-14 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0346198A true JPH0346198A (ja) | 1991-02-27 |
| JP2568442B2 JP2568442B2 (ja) | 1997-01-08 |
Family
ID=16129789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18310189A Expired - Lifetime JP2568442B2 (ja) | 1989-07-14 | 1989-07-14 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5153855A (ja) |
| EP (1) | EP0408368A3 (ja) |
| JP (1) | JP2568442B2 (ja) |
| KR (1) | KR910003676A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100309602B1 (ko) * | 1997-06-10 | 2001-12-12 | 아끼구사 나오유끼 | 전위검출회로에서의전력소비를감소시키는반도체장치 |
| JP2008513925A (ja) * | 2004-09-22 | 2008-05-01 | フリースケール セミコンダクター インコーポレイテッド | 集積回路を誤った動作から保護する方法および装置 |
| JP2009157981A (ja) * | 2007-12-26 | 2009-07-16 | Fujitsu Microelectronics Ltd | 半導体装置およびその制御方法、並びに電子機器 |
| JP2010536115A (ja) * | 2007-08-03 | 2010-11-25 | フリースケール セミコンダクター インコーポレイテッド | 高電圧メモリ擾乱を防止する方法及び回路 |
| JP2010267368A (ja) * | 2009-04-17 | 2010-11-25 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
| JP2012014773A (ja) * | 2010-06-30 | 2012-01-19 | Renesas Electronics Corp | 不揮発性メモリ、データ処理装置、及びマイクロコンピュータ応用システム |
Families Citing this family (13)
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|---|---|---|---|---|
| US5267211A (en) * | 1990-08-23 | 1993-11-30 | Seiko Epson Corporation | Memory card with control and voltage boosting circuits and electronic appliance using the same |
| US5268871A (en) * | 1991-10-03 | 1993-12-07 | International Business Machines Corporation | Power supply tracking regulator for a memory array |
| JP3122239B2 (ja) * | 1992-07-23 | 2001-01-09 | 株式会社東芝 | 半導体集積回路 |
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| US5337284A (en) * | 1993-01-11 | 1994-08-09 | United Memories, Inc. | High voltage generator having a self-timed clock circuit and charge pump, and a method therefor |
| US5381051A (en) * | 1993-03-08 | 1995-01-10 | Motorola Inc. | High voltage charge pump |
| US5394027A (en) * | 1993-11-01 | 1995-02-28 | Motorola, Inc. | High voltage charge pump and related circuitry |
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| DE69520494T2 (de) * | 1995-08-04 | 2001-08-09 | Stmicroelectronics S.R.L., Agrate Brianza | Anordnung zur Überwachung einer Schwellspannung |
| US6262567B1 (en) | 1997-08-01 | 2001-07-17 | Lsi Logic Corporation | Automatic power supply sensing with on-chip regulation |
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Citations (1)
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| JP2568442B2 (ja) | 1997-01-08 |
| KR910003676A (ko) | 1991-02-28 |
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