JPH08329681A - スタティック型半導体記憶装置 - Google Patents
スタティック型半導体記憶装置Info
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Abstract
(57)【要約】
【目的】 低電圧においても安定な読出動作が可能なＳ
ＲＡＭを提供する。 【構成】 メモリセル１０は、読出および書込動作にお
いてアクセストランジスタＱ１を駆動する読出／書込ワ
ード線Ｒ／ＷＬ１と書込動作においてアクセストランジ
スタＱ２を駆動する書込ワード線ＷＬ１を備える。書込
動作においては、アクセストランジスタＱ１およびＱ２
がともに駆動され、互いに相補な電位となっているビッ
ト線および／ビット線によってメモリセルへの記憶情報
の書込が行なわれる。これに対し、読出動作において
は、アクセストランジスタＱ１のみが導通状態となり、
ビット線を介して記憶情報の読出が行なわれる。アクセ
ストランジスタＱ２は遮断状態となっているので、Ｐ型
ＴＦＴトランジスタＱ６およびＮ型トランジスタＱ４
は、電圧利得の大きなＣＭＯＳ型インバータとして動作
するため、読出動作においても十分な動作マージンが確
保される。
ＲＡＭを提供する。 【構成】 メモリセル１０は、読出および書込動作にお
いてアクセストランジスタＱ１を駆動する読出／書込ワ
ード線Ｒ／ＷＬ１と書込動作においてアクセストランジ
スタＱ２を駆動する書込ワード線ＷＬ１を備える。書込
動作においては、アクセストランジスタＱ１およびＱ２
がともに駆動され、互いに相補な電位となっているビッ
ト線および／ビット線によってメモリセルへの記憶情報
の書込が行なわれる。これに対し、読出動作において
は、アクセストランジスタＱ１のみが導通状態となり、
ビット線を介して記憶情報の読出が行なわれる。アクセ
ストランジスタＱ２は遮断状態となっているので、Ｐ型
ＴＦＴトランジスタＱ６およびＮ型トランジスタＱ４
は、電圧利得の大きなＣＭＯＳ型インバータとして動作
するため、読出動作においても十分な動作マージンが確
保される。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に低電圧動作が可能なスタティック型ＲＡＭの回
路構成に関するものである。
し、特に低電圧動作が可能なスタティック型ＲＡＭの回
路構成に関するものである。
【０００２】
【従来の技術】スタティック型ＲＡＭは、フリップフロ
ップ回路とアクセストランジスタによってメモリセルが
構成される。そのメモリセルの構成として、高抵抗負荷
型とＣＭＯＳ型が知られる。高抵抗負荷型セルの場合に
は、抵抗をトランジスタ上に積層することができるため
集積度の向上に有利であるが、データ保持の安定性に欠
けるという欠点がある。また、ＣＭＯＳ型セルの場合で
は、高抵抗負荷型セルに比べて、データ保持の安定性に
優れるが、基板上に占有面積が大きくなるという欠点が
ある。そこで、高集積度を維持しながらＣＭＯＳ型セル
の特徴を生かすため、ＴＦＴ（薄膜トランジスタ）を負
荷に用いてセルを構成する技術が実用化されている。
ップ回路とアクセストランジスタによってメモリセルが
構成される。そのメモリセルの構成として、高抵抗負荷
型とＣＭＯＳ型が知られる。高抵抗負荷型セルの場合に
は、抵抗をトランジスタ上に積層することができるため
集積度の向上に有利であるが、データ保持の安定性に欠
けるという欠点がある。また、ＣＭＯＳ型セルの場合で
は、高抵抗負荷型セルに比べて、データ保持の安定性に
優れるが、基板上に占有面積が大きくなるという欠点が
ある。そこで、高集積度を維持しながらＣＭＯＳ型セル
の特徴を生かすため、ＴＦＴ（薄膜トランジスタ）を負
荷に用いてセルを構成する技術が実用化されている。
【０００３】すなわち、ＴＦＴを用いたスタティック型
ＲＡＭ（以下、ＳＲＡＭ）のメモリセルは、図１１に示
すようにＮ型のアクセストランジスタＱ１およびＱ２な
らびにドライバトランジスタＱ３およびＱ４とＰ型負荷
トランジスタＱ５およびＱ６の合計６素子で形成されて
いる。Ｎ型トランジスタＱ３とＰ型トランジスタＱ５と
で第１のインバータを構成し、Ｎ型トランジスタＱ４と
Ｐ型トランジスタＱ６とで第２のインバータを構成す
る。この２つのインバータの入力および出力をそれぞれ
交差接続されることでフリップフロップ回路が構成され
る。Ｐ型負荷トランジスタにはＴＦＴを用い、基板上に
４素子、その上にＰ型トランジスタ２素子を形成するこ
とでセルサイズを小さくしている。記憶情報が蓄えられ
る記憶ノードは、ＡとＢの２つがある。通常、ビット線
側の記憶ノードであるＡが“Ｈ”レベルのときが“１”
データを記憶し、“Ｌ”レベルのときが“０”を記憶し
ている。
ＲＡＭ（以下、ＳＲＡＭ）のメモリセルは、図１１に示
すようにＮ型のアクセストランジスタＱ１およびＱ２な
らびにドライバトランジスタＱ３およびＱ４とＰ型負荷
トランジスタＱ５およびＱ６の合計６素子で形成されて
いる。Ｎ型トランジスタＱ３とＰ型トランジスタＱ５と
で第１のインバータを構成し、Ｎ型トランジスタＱ４と
Ｐ型トランジスタＱ６とで第２のインバータを構成す
る。この２つのインバータの入力および出力をそれぞれ
交差接続されることでフリップフロップ回路が構成され
る。Ｐ型負荷トランジスタにはＴＦＴを用い、基板上に
４素子、その上にＰ型トランジスタ２素子を形成するこ
とでセルサイズを小さくしている。記憶情報が蓄えられ
る記憶ノードは、ＡとＢの２つがある。通常、ビット線
側の記憶ノードであるＡが“Ｈ”レベルのときが“１”
データを記憶し、“Ｌ”レベルのときが“０”を記憶し
ている。
【０００４】以下、簡単にこのメモリセルへの読出およ
び書込動作について説明する。後に説明するように、ビ
ット線および／ビット線は、ビット線負荷を介して電源
電位につながっており、ビット線およびビット線電位は
一般には電源電圧（Ｖ CC）に保たれている。
び書込動作について説明する。後に説明するように、ビ
ット線および／ビット線は、ビット線負荷を介して電源
電位につながっており、ビット線およびビット線電位は
一般には電源電圧（Ｖ CC）に保たれている。
【０００５】最初に、図１１の回路でドライバトランジ
スタＱ３がＯＮ状態にあった、すなわちメモリセルに論
理値“０”が記憶されていたとする。
スタＱ３がＯＮ状態にあった、すなわちメモリセルに論
理値“０”が記憶されていたとする。
【０００６】“０”データを読出す場合は、ワード線の
電位レベルが立上げられアクセストランジスタＱ１およ
びＱ２が導通する。すると、ドライバトランジスタＱ３
がＯＮ状態になっているのでビット線電位がプルダウン
される。一方、／ビット線の電位はバイアスレベル（Ｖ
CC）にとどまったままである。このビット線および／ビ
ット線の間に生じた電位差が増幅されて、記憶情報とし
て読出される。
電位レベルが立上げられアクセストランジスタＱ１およ
びＱ２が導通する。すると、ドライバトランジスタＱ３
がＯＮ状態になっているのでビット線電位がプルダウン
される。一方、／ビット線の電位はバイアスレベル（Ｖ
CC）にとどまったままである。このビット線および／ビ
ット線の間に生じた電位差が増幅されて、記憶情報とし
て読出される。
【０００７】“１”データの書込の場合、ワード線の電
位が立上げられアクセストランジスタＱ１およびＱ２を
導通状態とした後、／ビット線の電位を強く“Ｌ”レベ
ルにプルダウンする。一般に、導通時のＰ型トランジス
タＱ６のコンダクタンスは、Ｎ型トランジスタＱ４のコ
ンダクタンスよりも小さいので、ノードＢの電位は
“Ｌ”レベルに引下げられ、これに対応してノードＡの
電位は“Ｈ”レベルに引上げられる。すなわち、メモリ
セルに“１”のデータが書込まれたことになる。
位が立上げられアクセストランジスタＱ１およびＱ２を
導通状態とした後、／ビット線の電位を強く“Ｌ”レベ
ルにプルダウンする。一般に、導通時のＰ型トランジス
タＱ６のコンダクタンスは、Ｎ型トランジスタＱ４のコ
ンダクタンスよりも小さいので、ノードＢの電位は
“Ｌ”レベルに引下げられ、これに対応してノードＡの
電位は“Ｈ”レベルに引上げられる。すなわち、メモリ
セルに“１”のデータが書込まれたことになる。
【０００８】図１２は、従来のＳＲＡＭの回路構成を示
す概略ブロック図である。以下では、簡単のために２行
２列のメモリセルアレイの場合について説明する。もち
ろん、行や列が増加した場合も基本的な動作は同様であ
る。
す概略ブロック図である。以下では、簡単のために２行
２列のメモリセルアレイの場合について説明する。もち
ろん、行や列が増加した場合も基本的な動作は同様であ
る。
【０００９】読出動作においては、ＳＲＡＭ５０００に
は、外部からアドレス信号および読出／書込動作制御信
号が入力される。Ｘアドレスバッファ２００に入力した
行アドレス信号は、Ｘアドレスデコーダ２０２によりデ
コードされ、対応した行のワード線の電位が、ワード線
ドライバ回路２０４により“Ｈ”レベルに引上げられ
る。
は、外部からアドレス信号および読出／書込動作制御信
号が入力される。Ｘアドレスバッファ２００に入力した
行アドレス信号は、Ｘアドレスデコーダ２０２によりデ
コードされ、対応した行のワード線の電位が、ワード線
ドライバ回路２０４により“Ｈ”レベルに引上げられ
る。
【００１０】Ｙアドレスバッファ回路２０６に入力した
列アドレス信号は、Ｙアドレスデコーダ２０８によりデ
コードされ、Ｙ選択スイッチ２１６がデコードされた列
アドレスに応じて、対応するビット線および／ビット線
をセンスアンプ２１２と接続する。
列アドレス信号は、Ｙアドレスデコーダ２０８によりデ
コードされ、Ｙ選択スイッチ２１６がデコードされた列
アドレスに応じて、対応するビット線および／ビット線
をセンスアンプ２１２と接続する。
【００１１】読出／書込バッファ回路２１０は、読出／
書込動作制御信号が“Ｈ”レベルとなるのに応じて、セ
ンスアンプ２１２を活性化する。センスアンプ２１２に
より増幅された、記憶情報に応じた出力信号は、入出力
バッファ回路２１８を介して外部へ出力される。
書込動作制御信号が“Ｈ”レベルとなるのに応じて、セ
ンスアンプ２１２を活性化する。センスアンプ２１２に
より増幅された、記憶情報に応じた出力信号は、入出力
バッファ回路２１８を介して外部へ出力される。
【００１２】書込動作においては、読出動作と同様にし
て、入力された行アドレス信号に応じたワード線の電位
レベルが“Ｈ”レベルに引上げられる。列アドレス信号
に対応したビット線および／ビット線が、Ｙ選択スイッ
チ２１６により書込ドライバ回路２１４と接続される。
て、入力された行アドレス信号に応じたワード線の電位
レベルが“Ｈ”レベルに引上げられる。列アドレス信号
に対応したビット線および／ビット線が、Ｙ選択スイッ
チ２１６により書込ドライバ回路２１４と接続される。
【００１３】読出／書込バッファ回路２１０は、読出／
書込動作制御信号が“Ｌ”レベルになることに応じて、
書込ドライバ回路２１４を駆動する。入出力バッファ回
路２１８を介して入力された記憶情報が、書込ドライバ
回路２１４により、アドレス信号に対応したメモリセル
に書込まれる。
書込動作制御信号が“Ｌ”レベルになることに応じて、
書込ドライバ回路２１４を駆動する。入出力バッファ回
路２１８を介して入力された記憶情報が、書込ドライバ
回路２１４により、アドレス信号に対応したメモリセル
に書込まれる。
【００１４】この従来例においては、ビット線負荷は、
常時開状態となっているＰ型トランジスタ４１０〜４１
６により構成されている。したがって、読出および書込
動作が行なわれる以外の場合は、ビット線および／ビッ
ト線の電位は、電源電位ＶCCに保持されている。
常時開状態となっているＰ型トランジスタ４１０〜４１
６により構成されている。したがって、読出および書込
動作が行なわれる以外の場合は、ビット線および／ビッ
ト線の電位は、電源電位ＶCCに保持されている。
【００１５】ビット線が相補で２本あるのは、差動入力
の増幅器を用いて高速な読出を行なうのに都合がよいこ
とと、書込回路が簡単になることによる。
の増幅器を用いて高速な読出を行なうのに都合がよいこ
とと、書込回路が簡単になることによる。
【００１６】
【発明が解決しようとする課題】ところで、近年バッテ
リ電源等における低電圧動作（３Ｖ以下）で、ＴＦＴ負
荷を用いたメモリセルを安定動作させることが難しくな
っている。以下、この点につき低電圧での読出動作につ
いてさらに詳しく述べる。
リ電源等における低電圧動作（３Ｖ以下）で、ＴＦＴ負
荷を用いたメモリセルを安定動作させることが難しくな
っている。以下、この点につき低電圧での読出動作につ
いてさらに詳しく述べる。
【００１７】スタンバイ時のメモリセルは、アクセスト
ランジスタがＯＦＦしているので、メモリセルのインバ
ータは、ドライバトランジスタと負荷トランジスタで構
成され、高い電圧ゲインを持っている。すなわち、イン
バータの出力の論理しきい値付近の遷移部分の傾きは急
峻である。このときは、ノイズマージンは非常に大きく
安定にデータを保持している。
ランジスタがＯＦＦしているので、メモリセルのインバ
ータは、ドライバトランジスタと負荷トランジスタで構
成され、高い電圧ゲインを持っている。すなわち、イン
バータの出力の論理しきい値付近の遷移部分の傾きは急
峻である。このときは、ノイズマージンは非常に大きく
安定にデータを保持している。
【００１８】データ読出時のメモリセルは、アクセスト
ランジスタがＯＮし、カラム電流（ビット線または／ビ
ット線からメモリセルに流れ込む電流）が“Ｌ”レベル
側の記憶ノードＢに流れ込む。すなわち、負荷素子に並
列に低インピーダンスの負荷が接続されたのと等価にな
り、高インピーダンスの負荷トランジスタは存在しない
のと同じになる。したがって、メモリセルインバータ
は、アクセストランジスタを負荷としたＮ型ＭＯＳエン
ハンスメント負荷型として扱わねばならない。このとき
は、インバータのゲインはスタンバイ時よりもかなり低
下し、インバータ出力の遷移部分の傾きが緩くなる。こ
のときが、いわばメモリセルにとって一番危険なときで
あって、十分なノイズマージンを持っていないと双安定
状態が失われデータが破壊される。
ランジスタがＯＮし、カラム電流（ビット線または／ビ
ット線からメモリセルに流れ込む電流）が“Ｌ”レベル
側の記憶ノードＢに流れ込む。すなわち、負荷素子に並
列に低インピーダンスの負荷が接続されたのと等価にな
り、高インピーダンスの負荷トランジスタは存在しない
のと同じになる。したがって、メモリセルインバータ
は、アクセストランジスタを負荷としたＮ型ＭＯＳエン
ハンスメント負荷型として扱わねばならない。このとき
は、インバータのゲインはスタンバイ時よりもかなり低
下し、インバータ出力の遷移部分の傾きが緩くなる。こ
のときが、いわばメモリセルにとって一番危険なときで
あって、十分なノイズマージンを持っていないと双安定
状態が失われデータが破壊される。
【００１９】一方、ＴＦＴの電流性能が特に低電圧で十
分なものを得ることが難しいので、書込直後の“Ｈ”レ
ベルに対応する記憶ノードの電位は、電源電圧よりもア
クセストランジスタのしきい値電圧（Ｖthn ）分低いレ
ベルであるＶCC−Ｖthn となっている。つまりメモリセ
ルの双安定性の解析は、動作の最もマージンの低くなる
書換え直後の読出動作について行なう必要がある。
分なものを得ることが難しいので、書込直後の“Ｈ”レ
ベルに対応する記憶ノードの電位は、電源電圧よりもア
クセストランジスタのしきい値電圧（Ｖthn ）分低いレ
ベルであるＶCC−Ｖthn となっている。つまりメモリセ
ルの双安定性の解析は、動作の最もマージンの低くなる
書換え直後の読出動作について行なう必要がある。
【００２０】書込直後のメモリセルの読出特性を図１３
（ａ）に、その読出特性に対応するメモリセルの回路構
成を図１３（ｂ）に示した。図１３（ａ）中の曲線αが
アクセストランジスタＱ２とドライバトランジスタＱ４
からなるインバータ特性を、βがアクセストランジスタ
Ｑ１とドライバトランジスタＱ３からなるインバータ特
性である。ここで、負荷トランジスタＱ５およびＱ６の
影響は、上述のとおり電流が少ないことから無視でき
る。
（ａ）に、その読出特性に対応するメモリセルの回路構
成を図１３（ｂ）に示した。図１３（ａ）中の曲線αが
アクセストランジスタＱ２とドライバトランジスタＱ４
からなるインバータ特性を、βがアクセストランジスタ
Ｑ１とドライバトランジスタＱ３からなるインバータ特
性である。ここで、負荷トランジスタＱ５およびＱ６の
影響は、上述のとおり電流が少ないことから無視でき
る。
【００２１】また、曲線αおよびβの交点ａおよびｂが
メモリセルの安定点であり、ａのときが“０”データを
記憶している場合に、ｂのときが“１”データを記憶し
ている場合にそれぞれ対応している。
メモリセルの安定点であり、ａのときが“０”データを
記憶している場合に、ｂのときが“１”データを記憶し
ている場合にそれぞれ対応している。
【００２２】図１３（ａ）のＣの部分がアクセストラン
ジスタＱ２のしきい値電圧Ｖathnに、Ｄの部分がドライ
バトランジスタＱ３のしきい値電圧Ｖdthnに対応する。
電源電圧ＶCCから、このＣおよびＤを引いた残りの部分
Ｅがメモリセルの読出動作を安定させるためのマージン
領域に対応する。アクセストランジスタやドライバトラ
ンジスタのしきい値電圧は、これらのトランジスタのサ
ブスレショルドリーク電流値を十分低く抑制する等の目
的のために一定の値以下にすることは難しい。したがっ
て、マージン領域Ｅは、動作電圧ＶCCが低くなると、減
少してしまうため読出動作が安定しなくなる。
ジスタＱ２のしきい値電圧Ｖathnに、Ｄの部分がドライ
バトランジスタＱ３のしきい値電圧Ｖdthnに対応する。
電源電圧ＶCCから、このＣおよびＤを引いた残りの部分
Ｅがメモリセルの読出動作を安定させるためのマージン
領域に対応する。アクセストランジスタやドライバトラ
ンジスタのしきい値電圧は、これらのトランジスタのサ
ブスレショルドリーク電流値を十分低く抑制する等の目
的のために一定の値以下にすることは難しい。したがっ
て、マージン領域Ｅは、動作電圧ＶCCが低くなると、減
少してしまうため読出動作が安定しなくなる。
【００２３】ここで、図１３（ａ）中のアおよびイで示
された部分は、“セルの目”と呼ばれ、このセルの目に
対応する領域が電源電圧が低い領域では小さくなってし
まい動作が不安定化するとも言うことができる。
された部分は、“セルの目”と呼ばれ、このセルの目に
対応する領域が電源電圧が低い領域では小さくなってし
まい動作が不安定化するとも言うことができる。
【００２４】したがって、少しでも低電圧動作における
メモリセルの動作マージンを向上させるため、ドライバ
トランジスタの電流供給能力とアクセストランジスタの
電流供給能力の比（セルレシオ）を十分大きくすること
が行なわれる。
メモリセルの動作マージンを向上させるため、ドライバ
トランジスタの電流供給能力とアクセストランジスタの
電流供給能力の比（セルレシオ）を十分大きくすること
が行なわれる。
【００２５】すなわち、記憶ノードＡに“Ｈ”レベルが
記憶されている場合には、“Ｌ”レベルが記憶されてい
る記憶ノードＢに接続するアクセストランジスタＱ２お
よびドライバトランジスタＱ４において、ドライバトラ
ンジスタＱ４の電流供給能力の方が大きければ、記憶ノ
ードＢの電位は“Ｌ”レベルにおいて安定する。このこ
とは、図１３（ａ）において、Ｆで示した値が小さくな
ることに対応する。
記憶されている場合には、“Ｌ”レベルが記憶されてい
る記憶ノードＢに接続するアクセストランジスタＱ２お
よびドライバトランジスタＱ４において、ドライバトラ
ンジスタＱ４の電流供給能力の方が大きければ、記憶ノ
ードＢの電位は“Ｌ”レベルにおいて安定する。このこ
とは、図１３（ａ）において、Ｆで示した値が小さくな
ることに対応する。
【００２６】ここで一般にＭＯＳトランジスタの電流供
給の能力は、飽和領域におけるドレイン電流ＩD を ＩD ＝β（ＶGS−Ｖth）2 ／２ …（１） と表現した場合のβの大きさで表わす。ここで、ＶGSは
ゲートソース間の電圧を、Ｖthはトランジスタのしきい
値電圧を表わす。
給の能力は、飽和領域におけるドレイン電流ＩD を ＩD ＝β（ＶGS−Ｖth）2 ／２ …（１） と表現した場合のβの大きさで表わす。ここで、ＶGSは
ゲートソース間の電圧を、Ｖthはトランジスタのしきい
値電圧を表わす。
【００２７】動作マージンのことを考慮すると、従来セ
ルレシオは３以上の値に設定されてきた。
ルレシオは３以上の値に設定されてきた。
【００２８】しかし、このメモリセルには次の不具合点
があった。 ｉ） セルレシオを大きくとるためにドライバトランジ
スタのゲート幅を広げるとセルサイズが大きくなってし
まう。
があった。 ｉ） セルレシオを大きくとるためにドライバトランジ
スタのゲート幅を広げるとセルサイズが大きくなってし
まう。
【００２９】ii） セルレシオを大きくとるためにアク
セストランジスタの性能を落とすことも可能であるが、
この場合は、トランジスタの製造プロセスにおいてイオ
ン注入の条件を工夫して寄生抵抗値を大きくする等が必
要となり製造方法が複雑化する。
セストランジスタの性能を落とすことも可能であるが、
この場合は、トランジスタの製造プロセスにおいてイオ
ン注入の条件を工夫して寄生抵抗値を大きくする等が必
要となり製造方法が複雑化する。
【００３０】iii ） たとえ、セルレシオを３以上の値
にとることができても、アクセストランジスタおよびド
ライバトランジスタのしきい値電圧の大きさに対応する
領域（図１３（ａ）中、領域Ｃおよび領域Ｄ）が大きい
ため、動作マージンを確保することが困難で、より低電
圧の動作たとえば２Ｖ以下での動作は困難となってしま
うこと。
にとることができても、アクセストランジスタおよびド
ライバトランジスタのしきい値電圧の大きさに対応する
領域（図１３（ａ）中、領域Ｃおよび領域Ｄ）が大きい
ため、動作マージンを確保することが困難で、より低電
圧の動作たとえば２Ｖ以下での動作は困難となってしま
うこと。
【００３１】以上のような問題点を解決するために、文
献 H. Kuriyama et al., IEEE Symposium on VLSI Tec
h. Dig., P.38（1992）に第２の従来例が開示されてい
る。
献 H. Kuriyama et al., IEEE Symposium on VLSI Tec
h. Dig., P.38（1992）に第２の従来例が開示されてい
る。
【００３２】図４（ａ）は、第２の従来例のメモリセル
を示す回路図である。第１の従来例と異なる点は、以下
の３点である。
を示す回路図である。第１の従来例と異なる点は、以下
の３点である。
【００３３】ｉ） ワード線を書込専用のワード線（Ｒ
ワード線）および読出専用のワード線（Ｗワード線）の
２つに分離している。つまり、書込動作時には、アクセ
ストランジスタＱ１のみが駆動され、書込動作において
は、アクセストランジスタＱ２のみが駆動される。
ワード線）および読出専用のワード線（Ｗワード線）の
２つに分離している。つまり、書込動作時には、アクセ
ストランジスタＱ１のみが駆動され、書込動作において
は、アクセストランジスタＱ２のみが駆動される。
【００３４】ii） １つのメモリセルに対応するビット
線を１本のみとしている。 iii ） ドライバトランジスタＱ４も、ＴＦＴとしてい
る。
線を１本のみとしている。 iii ） ドライバトランジスタＱ４も、ＴＦＴとしてい
る。
【００３５】以上のような構成にしたことにより、第２
の従来例は第１の従来例に比べて以下のような利点を有
する。
の従来例は第１の従来例に比べて以下のような利点を有
する。
【００３６】読出動作においては、アクセストランジス
タＱ２はオフ状態となっているので、負荷トランジスタ
Ｑ６およびドライバトランジスタＱ４によってインバー
タが構成される。つまり、負荷トランジスタがＰ型ＭＯ
Ｓトランジスタとなることで、インバータの電圧ゲイン
が向上し、メモリセルのノイズマージンが改善される。
タＱ２はオフ状態となっているので、負荷トランジスタ
Ｑ６およびドライバトランジスタＱ４によってインバー
タが構成される。つまり、負荷トランジスタがＰ型ＭＯ
Ｓトランジスタとなることで、インバータの電圧ゲイン
が向上し、メモリセルのノイズマージンが改善される。
【００３７】また、ドライバトランジスタＱ４もＴＦＴ
であるので、メモリセルの面積を一層小さくすることが
可能である。
であるので、メモリセルの面積を一層小さくすることが
可能である。
【００３８】しかしながら、この第２の従来例も以下の
ような問題点を有している。上記問題点を説明するため
に、まず始状態として記憶ノードＡは“Ｌ”レベルであ
り、このメモリセルに“０”データが記憶されているも
のとする。
ような問題点を有している。上記問題点を説明するため
に、まず始状態として記憶ノードＡは“Ｌ”レベルであ
り、このメモリセルに“０”データが記憶されているも
のとする。
【００３９】この状態で、このメモリセルに“１”デー
タを書込む場合を考える。この場合のビット線およびワ
ード線ならびに各トランジスタの動作状態を図１４
（ｂ）に示した。
タを書込む場合を考える。この場合のビット線およびワ
ード線ならびに各トランジスタの動作状態を図１４
（ｂ）に示した。
【００４０】書込用ワード線の電位レベルが、“Ｈ”レ
ベルに引上げられアクセストランジスタＱ２が導通状態
となる。一方、アクセストランジスタＱ１は遮断状態の
ままである。このとき、ビット線の電位は“Ｌ”レベル
にプルダウンされる。したがって、記憶ノードＢの電
位、ドライバトランジスタＱ３のゲートの電位および負
荷トランジスタＱ５のゲートの電位はすべて“Ｌ”レベ
ルとなる。
ベルに引上げられアクセストランジスタＱ２が導通状態
となる。一方、アクセストランジスタＱ１は遮断状態の
ままである。このとき、ビット線の電位は“Ｌ”レベル
にプルダウンされる。したがって、記憶ノードＢの電
位、ドライバトランジスタＱ３のゲートの電位および負
荷トランジスタＱ５のゲートの電位はすべて“Ｌ”レベ
ルとなる。
【００４１】つまり、ドライバトランジスタＱ３は遮断
状態となり、負荷トランジスタＱ５は導通状態となって
記憶ノードＡの充電が行なわれ、記憶ノードＡは“Ｈ”
レベルに引上げられることになる。
状態となり、負荷トランジスタＱ５は導通状態となって
記憶ノードＡの充電が行なわれ、記憶ノードＡは“Ｈ”
レベルに引上げられることになる。
【００４２】しかしながら、負荷トランジスタＱ５は、
ＴＦＴであってその電流供給能力は十分でないため、記
憶ノードＡが“Ｈ”レベルとなるまでに長時間（たとえ
ば、μｓｅｃオーダ）が必要で、書込動作に要する時間
が第１の従来例に比べて極めて大きくなってしまうとい
う問題点を有していた。
ＴＦＴであってその電流供給能力は十分でないため、記
憶ノードＡが“Ｈ”レベルとなるまでに長時間（たとえ
ば、μｓｅｃオーダ）が必要で、書込動作に要する時間
が第１の従来例に比べて極めて大きくなってしまうとい
う問題点を有していた。
【００４３】本発明は上記のような問題点を解決するた
めになされたものであって、その目的は、電源電圧が低
くなった場合も十分な動作マージンを有するメモリセル
を備えたＳＲＡＭを提供することである。
めになされたものであって、その目的は、電源電圧が低
くなった場合も十分な動作マージンを有するメモリセル
を備えたＳＲＡＭを提供することである。
【００４４】この発明の他の目的は、低電圧動作におい
ても書込動作に要する時間の増大を招かないメモリセル
を有するＳＲＡＭを提供することである。
ても書込動作に要する時間の増大を招かないメモリセル
を有するＳＲＡＭを提供することである。
【００４５】
【課題を解決するための手段】請求項１記載のスタティ
ック型半導体記憶装置は、複数のメモリセルを有するメ
モリセルアレイを備え、各メモリセルは、第１導電型の
第１の駆動用トランジスタおよび第２導電型の第１の負
荷用トランジスタからなる第１のインバータならびに第
１導電型の第２の駆動用トランジスタおよび第２導電型
の第２の負荷用トランジスタからなる第２のインバータ
を有するフリップフロップ回路と、第１のインバータの
出力ノードと接続する第１導電型の第１のアクセストラ
ンジスタと、第２のインバータの出力ノードと接続する
第１導電型の第２のアクセストランジスタとを含み、メ
モリセルの少なくとも１つと、第１および第２のアクセ
ストランジスタを介してそれぞれ接続する、第１および
第２のビット線と、第１および第２のアクセストランジ
スタのゲートにそれぞれ接続する第１および第２のワー
ド線と、メモリセルへの記憶情報の書込の場合、第１お
よび第２のワード線電位を制御して、第１および第２の
アクセストランジスタを導通させ、第１および第２のビ
ット線の相補電位をメモリセルへ伝達させる、書込動作
制御手段と、メモリセルからの記憶情報の読出の場合、
第１のワード線電位を制御して、第１のアクセストラン
ジスタを導通させ、第１のインバータの出力を第１のビ
ット線に伝達させる読出動作制御手段とを備える。
ック型半導体記憶装置は、複数のメモリセルを有するメ
モリセルアレイを備え、各メモリセルは、第１導電型の
第１の駆動用トランジスタおよび第２導電型の第１の負
荷用トランジスタからなる第１のインバータならびに第
１導電型の第２の駆動用トランジスタおよび第２導電型
の第２の負荷用トランジスタからなる第２のインバータ
を有するフリップフロップ回路と、第１のインバータの
出力ノードと接続する第１導電型の第１のアクセストラ
ンジスタと、第２のインバータの出力ノードと接続する
第１導電型の第２のアクセストランジスタとを含み、メ
モリセルの少なくとも１つと、第１および第２のアクセ
ストランジスタを介してそれぞれ接続する、第１および
第２のビット線と、第１および第２のアクセストランジ
スタのゲートにそれぞれ接続する第１および第２のワー
ド線と、メモリセルへの記憶情報の書込の場合、第１お
よび第２のワード線電位を制御して、第１および第２の
アクセストランジスタを導通させ、第１および第２のビ
ット線の相補電位をメモリセルへ伝達させる、書込動作
制御手段と、メモリセルからの記憶情報の読出の場合、
第１のワード線電位を制御して、第１のアクセストラン
ジスタを導通させ、第１のインバータの出力を第１のビ
ット線に伝達させる読出動作制御手段とを備える。
【００４６】請求項２記載のスタティック型半導体記憶
装置は、請求項１記載のスタティック型半導体記憶装置
の構成において、第１および第２の負荷用トランジスタ
は、薄膜トランジスタである。
装置は、請求項１記載のスタティック型半導体記憶装置
の構成において、第１および第２の負荷用トランジスタ
は、薄膜トランジスタである。
【００４７】請求項３記載のスタティック型半導体記憶
装置は、請求項２記載のスタティック型半導体記憶装置
の構成において、第２のインバータの論理しきい値が、
動作電圧の２分の１以下、かつ、論理値の低レベル値よ
りも大きい。
装置は、請求項２記載のスタティック型半導体記憶装置
の構成において、第２のインバータの論理しきい値が、
動作電圧の２分の１以下、かつ、論理値の低レベル値よ
りも大きい。
【００４８】請求項４記載のスタティック型半導体記憶
装置は、請求項３記載のスタティック型半導体記憶装置
の構成において、第２の駆動用トランジスタのしきい値
電圧が、第１の駆動用トランジスタのしきい値電圧より
高い。
装置は、請求項３記載のスタティック型半導体記憶装置
の構成において、第２の駆動用トランジスタのしきい値
電圧が、第１の駆動用トランジスタのしきい値電圧より
高い。
【００４９】請求項５記載のスタティック型半導体記憶
装置は、請求項３記載のスタティック型半導体記憶装置
の構成において、第２駆動用トランジスタのゲート幅
が、第１の駆動用トランジスタのゲート幅より狭い。
装置は、請求項３記載のスタティック型半導体記憶装置
の構成において、第２駆動用トランジスタのゲート幅
が、第１の駆動用トランジスタのゲート幅より狭い。
【００５０】請求項６記載のスタティック型半導体記憶
装置は、請求項２記載のスタティック型半導体記憶装置
の構成において、第２のビット線が、第１のビット線よ
りも下層の配線層で形成されている。
装置は、請求項２記載のスタティック型半導体記憶装置
の構成において、第２のビット線が、第１のビット線よ
りも下層の配線層で形成されている。
【００５１】請求項７記載のスタティック型半導体記憶
装置は、請求項６記載のスタティック型半導体記憶装置
の構成において、第２のビット線がシリサイド配線であ
る。
装置は、請求項６記載のスタティック型半導体記憶装置
の構成において、第２のビット線がシリサイド配線であ
る。
【００５２】請求項８記載のスタティック型半導体記憶
装置は、複数のメモリセルを有するメモリセルアレイを
備え、各メモリセルは、第１導電型の第１の駆動用トラ
ンジスタおよび第１の負荷素子からなる第１のインバー
タならびに第１導電型の第２の駆動用トランジスタおよ
び第２の負荷素子からなる第２のインバータを有するフ
リップフロップ回路と、第１のインバータの出力ノード
と接続する第１導電型の第１のアクセストランジスタ
と、第２のインバータの出力ノードと接続する第１導電
型の第２のアクセストランジスタとを含み、メモリセル
の少なくとも１つと、第１および第２のアクセストラン
ジスタを介してそれぞれ接続する、第１および第２のビ
ット線と、各ビット線と電源との間に接続されるビット
線負荷手段とを備え、ビット線負荷手段は、ゲートに第
１の電位が印加され、前記ビット線と電源との間に接続
される第１のビット線負荷ＭＯＳトランジスタを含み、
第１および第２のアクセストランジスタのゲートに共通
に接続するワード線をさらに備え、第１のビット線負荷
ＭＯＳトランジスタの電流供給能力が、対応するビット
線に接続するアクセストランジスタの電流供給能力の５
倍以下であり、かつ、アクセストランジスタの接続する
駆動用トランジスタの電流供給能力が、アクセストラン
ジスタの電流供給能力以上である。
装置は、複数のメモリセルを有するメモリセルアレイを
備え、各メモリセルは、第１導電型の第１の駆動用トラ
ンジスタおよび第１の負荷素子からなる第１のインバー
タならびに第１導電型の第２の駆動用トランジスタおよ
び第２の負荷素子からなる第２のインバータを有するフ
リップフロップ回路と、第１のインバータの出力ノード
と接続する第１導電型の第１のアクセストランジスタ
と、第２のインバータの出力ノードと接続する第１導電
型の第２のアクセストランジスタとを含み、メモリセル
の少なくとも１つと、第１および第２のアクセストラン
ジスタを介してそれぞれ接続する、第１および第２のビ
ット線と、各ビット線と電源との間に接続されるビット
線負荷手段とを備え、ビット線負荷手段は、ゲートに第
１の電位が印加され、前記ビット線と電源との間に接続
される第１のビット線負荷ＭＯＳトランジスタを含み、
第１および第２のアクセストランジスタのゲートに共通
に接続するワード線をさらに備え、第１のビット線負荷
ＭＯＳトランジスタの電流供給能力が、対応するビット
線に接続するアクセストランジスタの電流供給能力の５
倍以下であり、かつ、アクセストランジスタの接続する
駆動用トランジスタの電流供給能力が、アクセストラン
ジスタの電流供給能力以上である。
【００５３】請求項９記載のスタティック型半導体記憶
装置は、請求項８記載のスタティック型半導体記憶装置
の構成に加えて、外部信号に応じて、ワード線を所定の
遅延時間経過後に駆動する、ワード線駆動遅延手段をさ
らに備える。
装置は、請求項８記載のスタティック型半導体記憶装置
の構成に加えて、外部信号に応じて、ワード線を所定の
遅延時間経過後に駆動する、ワード線駆動遅延手段をさ
らに備える。
【００５４】請求項１０記載のスタティック型半導体記
憶装置は、請求項８記載のスタティック型半導体記憶装
置の構成に加えて、ビット線負荷手段は、第１のビット
線負荷ＭＯＳトランジスタと並列に接続され、ゲート電
位が読出動作制御手段に制御される第２のビット線負荷
ＭＯＳトランジスタをさらに含み、メモリセルへの記憶
情報の書込の場合、ワード線電位を制御して、第１およ
び第２のアクセストランジスタを導通させ、第１および
第２のビット線の相補電位をメモリセルへ伝達させる、
書込動作制御手段と、メモリセルの記憶情報を読出す場
合、ワード線の電位を制御して、第１および第２のアク
セストランジスタを導通させ、第１および第２のインバ
ータの出力をそれぞれ第１および第２のビット線に伝達
させ、かつ、第２のビット線負荷ＭＯＳトランジスタを
遮断状態とする、読出動作制御手段とをさらに備える。
憶装置は、請求項８記載のスタティック型半導体記憶装
置の構成に加えて、ビット線負荷手段は、第１のビット
線負荷ＭＯＳトランジスタと並列に接続され、ゲート電
位が読出動作制御手段に制御される第２のビット線負荷
ＭＯＳトランジスタをさらに含み、メモリセルへの記憶
情報の書込の場合、ワード線電位を制御して、第１およ
び第２のアクセストランジスタを導通させ、第１および
第２のビット線の相補電位をメモリセルへ伝達させる、
書込動作制御手段と、メモリセルの記憶情報を読出す場
合、ワード線の電位を制御して、第１および第２のアク
セストランジスタを導通させ、第１および第２のインバ
ータの出力をそれぞれ第１および第２のビット線に伝達
させ、かつ、第２のビット線負荷ＭＯＳトランジスタを
遮断状態とする、読出動作制御手段とをさらに備える。
【００５５】請求項１１記載のスタティック型半導体記
憶装置は、複数のメモリセルを有するメモリセルアレイ
を備え、各メモリセルは、第１導電型の第１の駆動用ト
ランジスタおよび第１の負荷素子からなる第１のインバ
ータならびに第１導電型の第２の駆動用トランジスタお
よび第２の負荷素子からなる第２のインバータを有する
フリップフロップ回路と、第１のインバータの出力ノー
ドと接続する第１導電型の第１のアクセストランジスタ
と、第２のインバータの出力ノードと接続する第１導電
型の第２のアクセストランジスタとを含み、メモリセル
の少なくとも１つと、第１および第２のアクセストラン
ジスタを介してそれぞれ接続する、第１および第２のビ
ット線と、各ビット線と電源との間に接続されるビット
線負荷手段とを備え、ビット線負荷手段は、ビット線と
電源との間に接続され、ゲート電位が読出動作制御手段
に制御されるデプレション型ＭＯＳトランジスタを含
み、第１および第２のアクセストランジスタのゲートに
共通に接続するワード線と、メモリセルへの記憶情報の
書込の場合、ワード線電位を制御して、第１および第２
のアクセストランジスタを導通させ、第１および第２の
ビット線の相補電位をメモリセルへ伝達させる、書込動
作制御手段と、メモリセルの記憶情報を読出す場合、ワ
ード線の電位を制御して前記第１および第２のアクセス
トランジスタを導通させ、第１および第２のインバータ
の出力をそれぞれ前記第１および第２のビット線に伝達
させ、かつ、前記デプレション型ＭＯＳトランジスタの
ゲート電位を第１の電位とし、メモリセルの記憶情報の
読出動作を行なわない場合、デプレション型ＭＯＳトラ
ンジスタのゲート電位を第２の電位とする、読出動作制
御手段とを備える。
憶装置は、複数のメモリセルを有するメモリセルアレイ
を備え、各メモリセルは、第１導電型の第１の駆動用ト
ランジスタおよび第１の負荷素子からなる第１のインバ
ータならびに第１導電型の第２の駆動用トランジスタお
よび第２の負荷素子からなる第２のインバータを有する
フリップフロップ回路と、第１のインバータの出力ノー
ドと接続する第１導電型の第１のアクセストランジスタ
と、第２のインバータの出力ノードと接続する第１導電
型の第２のアクセストランジスタとを含み、メモリセル
の少なくとも１つと、第１および第２のアクセストラン
ジスタを介してそれぞれ接続する、第１および第２のビ
ット線と、各ビット線と電源との間に接続されるビット
線負荷手段とを備え、ビット線負荷手段は、ビット線と
電源との間に接続され、ゲート電位が読出動作制御手段
に制御されるデプレション型ＭＯＳトランジスタを含
み、第１および第２のアクセストランジスタのゲートに
共通に接続するワード線と、メモリセルへの記憶情報の
書込の場合、ワード線電位を制御して、第１および第２
のアクセストランジスタを導通させ、第１および第２の
ビット線の相補電位をメモリセルへ伝達させる、書込動
作制御手段と、メモリセルの記憶情報を読出す場合、ワ
ード線の電位を制御して前記第１および第２のアクセス
トランジスタを導通させ、第１および第２のインバータ
の出力をそれぞれ前記第１および第２のビット線に伝達
させ、かつ、前記デプレション型ＭＯＳトランジスタの
ゲート電位を第１の電位とし、メモリセルの記憶情報の
読出動作を行なわない場合、デプレション型ＭＯＳトラ
ンジスタのゲート電位を第２の電位とする、読出動作制
御手段とを備える。
【００５６】
【作用】請求項１記載のスタティック型半導体記憶装置
においては、書込動作は、第１および第２のアクセスト
ランジスタをともに導通状態として、ビット線の相補電
位の書込を行なうのに対し、読出動作においては、第１
のアクセストランジスタを導通状態として、第１のビッ
ト線を介して記憶情報の読出が行なわれる。
においては、書込動作は、第１および第２のアクセスト
ランジスタをともに導通状態として、ビット線の相補電
位の書込を行なうのに対し、読出動作においては、第１
のアクセストランジスタを導通状態として、第１のビッ
ト線を介して記憶情報の読出が行なわれる。
【００５７】請求項２記載のスタティック型半導体記憶
装置においては、メモリセル中の第１および第２の負荷
トランジスタは薄膜トランジスタであって、駆動用トラ
ンジスタやアクセストランジスタの上部に形成すること
が可能である。
装置においては、メモリセル中の第１および第２の負荷
トランジスタは薄膜トランジスタであって、駆動用トラ
ンジスタやアクセストランジスタの上部に形成すること
が可能である。
【００５８】請求項３記載のスタティック型半導体記憶
装置においては、請求項２記載のスタティック型半導体
記憶装置のメモリセルの構成において、第２のインバー
タの論理しきい値が動作電圧の下限の２分の１以下であ
る。
装置においては、請求項２記載のスタティック型半導体
記憶装置のメモリセルの構成において、第２のインバー
タの論理しきい値が動作電圧の下限の２分の１以下であ
る。
【００５９】請求項４記載のスタティック型半導体記憶
装置においては、請求項３記載のスタティック型半導体
記憶装置のメモリセルの構成において、第２の駆動用ト
ランジスタのしきい値電圧は第１の駆動用トランジスタ
のしきい値電圧よりも高い。
装置においては、請求項３記載のスタティック型半導体
記憶装置のメモリセルの構成において、第２の駆動用ト
ランジスタのしきい値電圧は第１の駆動用トランジスタ
のしきい値電圧よりも高い。
【００６０】請求項５記載のスタティック型半導体記憶
装置においては、請求項３記載のスタティック型半導体
記憶装置のメモリセルの構成において、第２の駆動用ト
ランジスタのゲート幅は、第１の駆動用トランジスタの
ゲート幅よりも狭い。
装置においては、請求項３記載のスタティック型半導体
記憶装置のメモリセルの構成において、第２の駆動用ト
ランジスタのゲート幅は、第１の駆動用トランジスタの
ゲート幅よりも狭い。
【００６１】請求項６記載のスタティック型半導体記憶
装置においては、請求項２記載のスタティック型半導体
記憶装置の構成において、第１のビット線と第２のビッ
ト線が、それぞれ異なる配線層で形成されているので、
ビット線の加工工程において、ビット線間距離のマージ
ンを考慮する必要がない。
装置においては、請求項２記載のスタティック型半導体
記憶装置の構成において、第１のビット線と第２のビッ
ト線が、それぞれ異なる配線層で形成されているので、
ビット線の加工工程において、ビット線間距離のマージ
ンを考慮する必要がない。
【００６２】請求項７記載のスタティック型半導体記憶
装置においては、請求項６記載のスタティック型半導体
記憶装置の構成において、第２のビット線はシリサイド
配線であって第２のビット線上の層間絶縁膜の形成工程
を高温プロセスで行なうことが可能である。
装置においては、請求項６記載のスタティック型半導体
記憶装置の構成において、第２のビット線はシリサイド
配線であって第２のビット線上の層間絶縁膜の形成工程
を高温プロセスで行なうことが可能である。
【００６３】請求項８記載のスタティック型半導体記憶
装置においては、第１のビット線負荷トランジスタ、ア
クセストランジスタおよび駆動用トランジスタの電流供
給能力が所定の関係を満たすので、電源電圧が低くなっ
た場合も、メモリセルの動作マージンを確保することが
できる。
装置においては、第１のビット線負荷トランジスタ、ア
クセストランジスタおよび駆動用トランジスタの電流供
給能力が所定の関係を満たすので、電源電圧が低くなっ
た場合も、メモリセルの動作マージンを確保することが
できる。
【００６４】請求項９記載のスタティック型半導体記憶
装置においては、ワード線の駆動を所定の遅延時間だけ
遅らせることができる。
装置においては、ワード線の駆動を所定の遅延時間だけ
遅らせることができる。
【００６５】請求項１０記載のスタティック型半導体記
憶装置においては、読出動作においては、第２のビット
線負荷ＭＯＳトランジスタが遮断状態となっているの
で、ビット線負荷の大きさを大きくすることが可能であ
る。一方、読出動作を行なわない場合は、第１および第
２のビット線負荷ＭＯＳトランジスタをともに導通状態
とすることで、ビット線負荷の値を小さくすることが可
能である。
憶装置においては、読出動作においては、第２のビット
線負荷ＭＯＳトランジスタが遮断状態となっているの
で、ビット線負荷の大きさを大きくすることが可能であ
る。一方、読出動作を行なわない場合は、第１および第
２のビット線負荷ＭＯＳトランジスタをともに導通状態
とすることで、ビット線負荷の値を小さくすることが可
能である。
【００６６】請求項１１記載のスタティック型半導体記
憶装置においては、読出動作においては、ビット線負荷
であるデプレション型ＭＯＳトランジスタのゲート電位
を第１の電位とすることで、ビット線負荷の値を大きく
し、読出動作を行なわない場合は、上記デプレション型
ＭＯＳトランジスタのゲート電位を第２の電位とするこ
とで、ビット線負荷の大きさを小さくすることが可能で
ある。
憶装置においては、読出動作においては、ビット線負荷
であるデプレション型ＭＯＳトランジスタのゲート電位
を第１の電位とすることで、ビット線負荷の値を大きく
し、読出動作を行なわない場合は、上記デプレション型
ＭＯＳトランジスタのゲート電位を第２の電位とするこ
とで、ビット線負荷の大きさを小さくすることが可能で
ある。
【００６７】
［第１の実施例］図１は、本発明の第１の実施例のＳＲ
ＡＭのメモリセルの構成を示す回路図である。
ＡＭのメモリセルの構成を示す回路図である。
【００６８】従来のメモリセルの構成に比べると、ワー
ド線が２つに分離され、アクセストランジスタＱ１のゲ
ートには読出／書込用ワード線（以下、Ｒ／Ｗワード
線）が接続され、アクセストランジスタＱ２のゲートに
は、書込用ワード線（以下、Ｗワード線）が接続されて
いる。さらに、ビット線は、ビット線および／ビット線
からなる相補構成となっている。
ド線が２つに分離され、アクセストランジスタＱ１のゲ
ートには読出／書込用ワード線（以下、Ｒ／Ｗワード
線）が接続され、アクセストランジスタＱ２のゲートに
は、書込用ワード線（以下、Ｗワード線）が接続されて
いる。さらに、ビット線は、ビット線および／ビット線
からなる相補構成となっている。
【００６９】図２は、本発明の第１の実施例のＳＲＡＭ
の構成を示す概略ブロック図である。
の構成を示す概略ブロック図である。
【００７０】図１２に示した第１の従来例の構成と異な
る点は、以下の４点である。第１は、メモリセル１０〜
１６が、図１で示した構成となっている点である。
る点は、以下の４点である。第１は、メモリセル１０〜
１６が、図１で示した構成となっている点である。
【００７１】第２は、ワード線ドライバ回路が、書込／
読出ワード線ドライバ回路２２０および書込ワード線ド
ライバ回路２２２の２つに分離していることである。
読出ワード線ドライバ回路２２０および書込ワード線ド
ライバ回路２２２の２つに分離していることである。
【００７２】第３には、読出／書込バッファ回路２１０
からの信号ｓｒｗにより、読出／書込ワード線ドライバ
回路２２０および書込ワード線ドライバ回路２２２が制
御される構成となっている点である。
からの信号ｓｒｗにより、読出／書込ワード線ドライバ
回路２２０および書込ワード線ドライバ回路２２２が制
御される構成となっている点である。
【００７３】第４には、ダミーメモリセル３００が、セ
ンスアンプ２１２の一方の出力に接続している点であ
る。
ンスアンプ２１２の一方の出力に接続している点であ
る。
【００７４】図１および図２を参照して、次に動作につ
いて説明する。第１の従来例では、読出動作でも書込動
作でもビット線および／ビット線の２本を用いていた
が、本実施例では読出時にはビット線１本のみを使用
し、書込動作はビット線および／ビット線の２本を用い
る。
いて説明する。第１の従来例では、読出動作でも書込動
作でもビット線および／ビット線の２本を用いていた
が、本実施例では読出時にはビット線１本のみを使用
し、書込動作はビット線および／ビット線の２本を用い
る。
【００７５】以下では、メモリセル１０に対して読出お
よび書込動作が行なわれるものとし、メモリセル１０の
記憶ノードＡの電位レベルは“Ｌ”レベルであるものと
する。
よび書込動作が行なわれるものとし、メモリセル１０の
記憶ノードＡの電位レベルは“Ｌ”レベルであるものと
する。
【００７６】読出動作においては、外部から行アドレス
信号がＸアドレスバッファ回路２００に入力され、Ｘア
ドレスデコーダ２０２においてデコードされる。Ｘアド
レスデコーダ２０２からの行アドレス信号および読出／
書込バッファ回路２１０からの信号ｓｒｗに応じて、読
出／書込ワード線ドライバ回路２２０が、読出／書込ワ
ード線Ｒ／ＷＬ１の電位を“Ｈ”レベルに引上げる。こ
れに応じて、アクセストランジスタＱ１が導通状態とな
る。記憶ノードＡの電位は“Ｌ”レベルであって、駆動
用トランジスタＱ３がオン状態となっているので、ビッ
ト線の電位は、電源電位ＶCCよりも低い電位となる。
信号がＸアドレスバッファ回路２００に入力され、Ｘア
ドレスデコーダ２０２においてデコードされる。Ｘアド
レスデコーダ２０２からの行アドレス信号および読出／
書込バッファ回路２１０からの信号ｓｒｗに応じて、読
出／書込ワード線ドライバ回路２２０が、読出／書込ワ
ード線Ｒ／ＷＬ１の電位を“Ｈ”レベルに引上げる。こ
れに応じて、アクセストランジスタＱ１が導通状態とな
る。記憶ノードＡの電位は“Ｌ”レベルであって、駆動
用トランジスタＱ３がオン状態となっているので、ビッ
ト線の電位は、電源電位ＶCCよりも低い電位となる。
【００７７】このときに生じる微小電位差を増幅するに
は、センスアンプ２１２への入力は相補型であることが
望ましいが、本実施例においては、読出動作はビット線
のみで行なう構成としているので、センスアンプ２１２
の一方の入力には、外部からの列アドレス信号に応じ
て、Ｙ選択スイッチ２１６によって選択されたビット線
が接続され、他方の入力にはダミーメモリセル３００が
接続される。すなわち、ダミーメモリセル３００からの
入力が、メモリセル１０からの記憶情報の読出に対する
基準電位を与えている。以上のようなダミーメモリセル
を用いる構成は、たとえば、文献 K. Sasaki et at., I
EEE Journal of Solid State Circuits. vol. 28. No.
11. Nov., P.1125（1993）に開示されているものであ
る。読出動作は、以上のような構成で行なわれるので、
読出動作中はアクセストランジスタＱ２は遮断状態のま
まである。
は、センスアンプ２１２への入力は相補型であることが
望ましいが、本実施例においては、読出動作はビット線
のみで行なう構成としているので、センスアンプ２１２
の一方の入力には、外部からの列アドレス信号に応じ
て、Ｙ選択スイッチ２１６によって選択されたビット線
が接続され、他方の入力にはダミーメモリセル３００が
接続される。すなわち、ダミーメモリセル３００からの
入力が、メモリセル１０からの記憶情報の読出に対する
基準電位を与えている。以上のようなダミーメモリセル
を用いる構成は、たとえば、文献 K. Sasaki et at., I
EEE Journal of Solid State Circuits. vol. 28. No.
11. Nov., P.1125（1993）に開示されているものであ
る。読出動作は、以上のような構成で行なわれるので、
読出動作中はアクセストランジスタＱ２は遮断状態のま
まである。
【００７８】書込動作においては、読出／書込バッファ
回路に入力された書込動作制御信号に応じた信号ｓｒｗ
および外部からの行アドレス信号に応じて、書込ワード
線ドライバ回路２２２および読出／書込ワード線ドライ
バ回路２２０が駆動され、対応するワード線ＷＬ１およ
びＲ／ＷＬ１が、ともに“Ｈ”レベルに引上げられる。
これに応じて、アクセストランジスタＱ１およびＱ２が
導通状態となる。
回路に入力された書込動作制御信号に応じた信号ｓｒｗ
および外部からの行アドレス信号に応じて、書込ワード
線ドライバ回路２２２および読出／書込ワード線ドライ
バ回路２２０が駆動され、対応するワード線ＷＬ１およ
びＲ／ＷＬ１が、ともに“Ｈ”レベルに引上げられる。
これに応じて、アクセストランジスタＱ１およびＱ２が
導通状態となる。
【００７９】一方、外部からの列アドレス信号に応じ
て、Ｙ選択スイッチ回路２１６が、対応するビット線お
よび／ビット線と書込ドライバ回路２１４とを接続す
る。読出／書込バッファ回路２１０に外部から書込動作
制御信号が入力することで、書込ドライバ回路２１４が
活性化される。たとえば、メモリセル１０に“１”デー
タを書込む場合は、外部から入出力バッファ回路２１８
に入力される“Ｈ”レベルの信号に応じて、書込ドライ
バ回路２１４は、ビット線の電位を“Ｈ”レベルとし、
／ビット線の電位を“Ｌ”レベルとする。
て、Ｙ選択スイッチ回路２１６が、対応するビット線お
よび／ビット線と書込ドライバ回路２１４とを接続す
る。読出／書込バッファ回路２１０に外部から書込動作
制御信号が入力することで、書込ドライバ回路２１４が
活性化される。たとえば、メモリセル１０に“１”デー
タを書込む場合は、外部から入出力バッファ回路２１８
に入力される“Ｈ”レベルの信号に応じて、書込ドライ
バ回路２１４は、ビット線の電位を“Ｈ”レベルとし、
／ビット線の電位を“Ｌ”レベルとする。
【００８０】したがって、記憶ノードＢの電位は、アク
セストランジスタＱ２を介して、ビット線により、
“Ｌ”レベルにまで引下げられる。一方、記憶ノードＡ
は、アクセストランジスタＱ１を介してビット線によ
り、“Ｈ”レベルに充電される。したがって、第２の従
来例と異なり、十分な電流供給能力を有するアクセスト
ランジスタＱ１により記憶ノードＡが充電されるので、
書込動作に要する時間が増大するということがない。
セストランジスタＱ２を介して、ビット線により、
“Ｌ”レベルにまで引下げられる。一方、記憶ノードＡ
は、アクセストランジスタＱ１を介してビット線によ
り、“Ｈ”レベルに充電される。したがって、第２の従
来例と異なり、十分な電流供給能力を有するアクセスト
ランジスタＱ１により記憶ノードＡが充電されるので、
書込動作に要する時間が増大するということがない。
【００８１】図３は、第１の実施例の書込直後の読出特
性を示す。図１３（ａ）に示した第１の従来例と異なる
点は、アクセストランジスタＱ２および駆動用トランジ
スタＱ４で構成されるインバータ特性αが負荷用トラン
ジスタＱ６および駆動用トランジスタＱ４で構成される
インバータ特性γに変わった点である。負荷が、Ｎ型ト
ランジスタからＰ型トランジスタとなってＣＭＯＳ回路
構成となったことにより、インバータの電圧ゲインも大
きくなり、“セルの目”といわれる領域アおよび領域イ
が、第１の従来例に比べると十分に大きくなっている。
この場合、“セルの目”の領域が十分大きくなったこと
に対応して、セルレシオは従来の値である３からたとえ
ば２に落としたとしても十分な動作マージンを確保する
ことができる。
性を示す。図１３（ａ）に示した第１の従来例と異なる
点は、アクセストランジスタＱ２および駆動用トランジ
スタＱ４で構成されるインバータ特性αが負荷用トラン
ジスタＱ６および駆動用トランジスタＱ４で構成される
インバータ特性γに変わった点である。負荷が、Ｎ型ト
ランジスタからＰ型トランジスタとなってＣＭＯＳ回路
構成となったことにより、インバータの電圧ゲインも大
きくなり、“セルの目”といわれる領域アおよび領域イ
が、第１の従来例に比べると十分に大きくなっている。
この場合、“セルの目”の領域が十分大きくなったこと
に対応して、セルレシオは従来の値である３からたとえ
ば２に落としたとしても十分な動作マージンを確保する
ことができる。
【００８２】以上のように、第１の実施例によればメモ
リセルの読出動作が安定する。また、一般にメモリセル
の面積を決める要素の１つとしてトランジスタのゲート
面積があることから、セルレシオを小さくできる分駆動
用トランジスタのゲート幅を狭くできるので、セルサイ
ズを小さくすることが可能で、高集積化に有利である。
リセルの読出動作が安定する。また、一般にメモリセル
の面積を決める要素の１つとしてトランジスタのゲート
面積があることから、セルレシオを小さくできる分駆動
用トランジスタのゲート幅を狭くできるので、セルサイ
ズを小さくすることが可能で、高集積化に有利である。
【００８３】さらに、本実施例の読出動作における動作
しきい値の下限は、負荷トランジスタＱ６と駆動用トラ
ンジスタＱ４で構成されるインバータの論理しきい値に
より決まる。つまり、図３において、領域アまたは領域
イがなくなったときにこのメモリセルは動作が不可能と
なるが、領域アが大きいことは論理しきい値が高いこと
に、領域イが大きいことは論理しきい値が低いことに対
応する。
しきい値の下限は、負荷トランジスタＱ６と駆動用トラ
ンジスタＱ４で構成されるインバータの論理しきい値に
より決まる。つまり、図３において、領域アまたは領域
イがなくなったときにこのメモリセルは動作が不可能と
なるが、領域アが大きいことは論理しきい値が高いこと
に、領域イが大きいことは論理しきい値が低いことに対
応する。
【００８４】低電圧動作においては、領域イの方が小さ
くなる傾向にあるため、動作電源電位の下限においても
領域イが存在するように、負荷トランジスタＱ６および
駆動用トランジスタＱ４の特性を調整する必要がある。
くなる傾向にあるため、動作電源電位の下限においても
領域イが存在するように、負荷トランジスタＱ６および
駆動用トランジスタＱ４の特性を調整する必要がある。
【００８５】アクセストランジスタＱ１および駆動用ト
ランジスタＱ３から構成されるインバータの特性曲線β
においては、記憶ノードＡの電圧は、電源電位ＶCCから
アクセストランジスタＱ１のしきい値電圧を引いた値以
上になることができない。したがって、インバータ特性
曲線γの論理しきい値を動作電源電圧下限の半分以下と
することで、領域イを確保することが可能で、このよう
な設定により低電圧動作においても動作マージンが得ら
れる。
ランジスタＱ３から構成されるインバータの特性曲線β
においては、記憶ノードＡの電圧は、電源電位ＶCCから
アクセストランジスタＱ１のしきい値電圧を引いた値以
上になることができない。したがって、インバータ特性
曲線γの論理しきい値を動作電源電圧下限の半分以下と
することで、領域イを確保することが可能で、このよう
な設定により低電圧動作においても動作マージンが得ら
れる。
【００８６】また、一方で、読出動作時は駆動用トラン
ジスタＱ４を用いないためこのトランジスタのドレイン
電流量を減らしても読出速度には影響しない。このた
め、駆動用トランジスタＱ３に比べ駆動用トランジスタ
Ｑ４のドレイン電流量を減らすことができる。したがっ
て、たとえば、駆動用トランジスタＱ４のしきい値電圧
Ｖdthn2 を駆動用トランジスタＱ３のしきい値Ｖdthn1
よりも高く設定することができる。この場合、図３にお
いて、領域アの大きさは、駆動用トランジスタＱ４のし
きい値電圧Ｖdthn2 が大きいほど大きくなるので、記憶
ノードＡの記憶レベルが“Ｌ”レベルである場合の動作
マージンが確保される。
ジスタＱ４を用いないためこのトランジスタのドレイン
電流量を減らしても読出速度には影響しない。このた
め、駆動用トランジスタＱ３に比べ駆動用トランジスタ
Ｑ４のドレイン電流量を減らすことができる。したがっ
て、たとえば、駆動用トランジスタＱ４のしきい値電圧
Ｖdthn2 を駆動用トランジスタＱ３のしきい値Ｖdthn1
よりも高く設定することができる。この場合、図３にお
いて、領域アの大きさは、駆動用トランジスタＱ４のし
きい値電圧Ｖdthn2 が大きいほど大きくなるので、記憶
ノードＡの記憶レベルが“Ｌ”レベルである場合の動作
マージンが確保される。
【００８７】駆動用トランジスタＱ４のドレイン電流量
を駆動用トランジスタＱ３のドレイン電流量に比べて減
少させるのは、上記のようなしきい値電圧の調整だけで
なく、駆動用トランジスタＱ３に比べて駆動用トランジ
スタＱ４のゲート幅を狭くすることによっても可能であ
る。この場合においては、駆動用トランジスタＱ４のゲ
ート幅を狭くすることが可能な分メモリセルの面積をよ
り小さくすることが可能である。
を駆動用トランジスタＱ３のドレイン電流量に比べて減
少させるのは、上記のようなしきい値電圧の調整だけで
なく、駆動用トランジスタＱ３に比べて駆動用トランジ
スタＱ４のゲート幅を狭くすることによっても可能であ
る。この場合においては、駆動用トランジスタＱ４のゲ
ート幅を狭くすることが可能な分メモリセルの面積をよ
り小さくすることが可能である。
【００８８】［第２の実施例］図４（ａ）は、従来のメ
モリセル１００に対するビット線（ＢＩＴ）および／ビ
ット線（／ＢＩＴ）のパターン例を、図４（ｂ）は本発
明の第２の実施例のメモリセル１０に対するビット線
（ＢＩＴ）および／ビット線（／ＢＩＴ）のパターン例
を示すものである。
モリセル１００に対するビット線（ＢＩＴ）および／ビ
ット線（／ＢＩＴ）のパターン例を、図４（ｂ）は本発
明の第２の実施例のメモリセル１０に対するビット線
（ＢＩＴ）および／ビット線（／ＢＩＴ）のパターン例
を示すものである。
【００８９】ビット線はビット線コンタクト２０を介し
て、／ビット線はビット線コンタクト２２を介してメモ
リセルと接続している。
て、／ビット線はビット線コンタクト２２を介してメモ
リセルと接続している。
【００９０】従来ビット線および／ビット線はメタル配
線、たとえば、アルミニウム系配線（以下、Ａｌ配線）
が用いられてきた。これは、Ａｌ配線のような低抵抗な
配線でないと、ビット線の抵抗値および寄生容量値によ
り決まる遅延時間が大きくなり、読出速度が遅れるため
である。
線、たとえば、アルミニウム系配線（以下、Ａｌ配線）
が用いられてきた。これは、Ａｌ配線のような低抵抗な
配線でないと、ビット線の抵抗値および寄生容量値によ
り決まる遅延時間が大きくなり、読出速度が遅れるため
である。
【００９１】しかし、第１の実施例では／ビット線は読
出動作には用いないので、Ａｌ配線を用いなくても読出
速度に影響を与えない。メモリセルのサイズを決める１
つの要因として、Ａｌ配線のピッチがある。メモリセル
として、第１の実施例で示したものを用いれば、ビット
線はＡｌ配線を、／ビット線はＡｌ配線の下層配線、た
とえば、シリサイド配線とすることが可能である。した
がって、ビット線と／ビット線が異なる配線層に属する
ので、ビット線の加工工程におけるプロセスマージンに
よって決定されるビット線と／ビット線間のピッチを小
さくすることが可能である。したがって、図４に示すよ
うに、従来のメモリセル１００の短辺に比べて、メモリ
セル１０の短辺は短くすることが可能で、メモリセルサ
イズの縮小が可能となる。
出動作には用いないので、Ａｌ配線を用いなくても読出
速度に影響を与えない。メモリセルのサイズを決める１
つの要因として、Ａｌ配線のピッチがある。メモリセル
として、第１の実施例で示したものを用いれば、ビット
線はＡｌ配線を、／ビット線はＡｌ配線の下層配線、た
とえば、シリサイド配線とすることが可能である。した
がって、ビット線と／ビット線が異なる配線層に属する
ので、ビット線の加工工程におけるプロセスマージンに
よって決定されるビット線と／ビット線間のピッチを小
さくすることが可能である。したがって、図４に示すよ
うに、従来のメモリセル１００の短辺に比べて、メモリ
セル１０の短辺は短くすることが可能で、メモリセルサ
イズの縮小が可能となる。
【００９２】また、１つのメモリセルに対応するＡｌ配
線が１本となったことにより、メモリセルサイズ自体は
縮小されても、Ａｌ配線間のピッチは従来よりも広くす
ることが可能である。この様子を図５に示す。図５
（ａ）は、従来のメモリセルが２つ並んでいる場合の、
ビット線および／ビット線のパターンを示す図である。
図５（ｂ）は、第２の実施例のメモリセルが２つ並んで
いる場合の、ビット線のパターンを示す図である。
線が１本となったことにより、メモリセルサイズ自体は
縮小されても、Ａｌ配線間のピッチは従来よりも広くす
ることが可能である。この様子を図５に示す。図５
（ａ）は、従来のメモリセルが２つ並んでいる場合の、
ビット線および／ビット線のパターンを示す図である。
図５（ｂ）は、第２の実施例のメモリセルが２つ並んで
いる場合の、ビット線のパターンを示す図である。
【００９３】本実施例においては、従来例に比べるとＡ
ｌ配線によって形成されるビット線間隔が大きいため、
このビット線の間に、ＧＮＤ配線を形成することが可能
で、このＧＮＤ配線により各メモリセルにＧＮＤ電位を
安定して供給することが可能となり、低電圧動作におけ
るメモリセルの動作をさらに安定化することが可能であ
る。
ｌ配線によって形成されるビット線間隔が大きいため、
このビット線の間に、ＧＮＤ配線を形成することが可能
で、このＧＮＤ配線により各メモリセルにＧＮＤ電位を
安定して供給することが可能となり、低電圧動作におけ
るメモリセルの動作をさらに安定化することが可能であ
る。
【００９４】［第３の実施例］図６は、本発明の第３の
実施例のＳＲＡＭ２０００の回路構成を示す概略ブロッ
ク図である。
実施例のＳＲＡＭ２０００の回路構成を示す概略ブロッ
ク図である。
【００９５】基本的な構成は、第１の従来例と同様であ
る。異なる点は、ビット線負荷トランジスタ４１０〜４
１６のトランジスタサイズに以下に述べる限定を加えた
点である。
る。異なる点は、ビット線負荷トランジスタ４１０〜４
１６のトランジスタサイズに以下に述べる限定を加えた
点である。
【００９６】従来は、ビット線負荷トランジスタの電流
供給能力はアクセストランジスタＱ１およびＱ２の１０
倍以上であった。これに比べ、本実施例ではアクセスト
ランジスタＱ１およびＱ２に対するビット線負荷トラン
ジスタの電流供給能力を５倍以下としている。
供給能力はアクセストランジスタＱ１およびＱ２の１０
倍以上であった。これに比べ、本実施例ではアクセスト
ランジスタＱ１およびＱ２に対するビット線負荷トラン
ジスタの電流供給能力を５倍以下としている。
【００９７】次に動作について述べる。メモリセル自体
の構成は、第１の従来例と同様であるので、図１１に示
したメモリセルの構成を参照して説明する。
の構成は、第１の従来例と同様であるので、図１１に示
したメモリセルの構成を参照して説明する。
【００９８】たとえば、電源電圧を３Ｖとすると、ビッ
ト線負荷トランジスタのドレイン電圧Ｖd およびゲート
ソース間電圧Ｖg がともに−３Ｖの場合のドレイン電流
値Ｉ d は、１．０〜３ｍＡであった。これに対し、アク
セストランジスタでは、Ｖd＝Ｖg ＝３ＶでＩd は１０
０μＡ程度であり、駆動用トランジスタにおいては、ア
クセストランジスタと同一の条件において２００μＡ程
度であった。
ト線負荷トランジスタのドレイン電圧Ｖd およびゲート
ソース間電圧Ｖg がともに−３Ｖの場合のドレイン電流
値Ｉ d は、１．０〜３ｍＡであった。これに対し、アク
セストランジスタでは、Ｖd＝Ｖg ＝３ＶでＩd は１０
０μＡ程度であり、駆動用トランジスタにおいては、ア
クセストランジスタと同一の条件において２００μＡ程
度であった。
【００９９】より具体的な例で述べると、ビット線負荷
トランジスタ、アクセストランジスタ、駆動用トランジ
スタのそれぞれのＶd ＝Ｖg ＝−３Ｖ（Ｐ型トランジス
タの場合）あるいはＶd ＝Ｖg ＝３Ｖ（Ｎ型トランジス
タの場合）でのドレイン電流値が１．２ｍＡ、１００μ
Ａ、２００μＡにおいて、図１１の記憶ノードＡが
“Ｌ”レベル、記憶ノードＢが“Ｈ”レベルとする。こ
のとき、ビット線の電位は２．８ボルト、記憶ノードＡ
が０．７ボルトとなる。ドライバトランジスタＱ４のし
きい値の値が０．７Ｖであるとすると、記憶ノードＢの
“Ｈ”レベルが駆動用トランジスタＱ４が導通状態にな
ることで下がってしまい、データの破壊が起きる。
トランジスタ、アクセストランジスタ、駆動用トランジ
スタのそれぞれのＶd ＝Ｖg ＝−３Ｖ（Ｐ型トランジス
タの場合）あるいはＶd ＝Ｖg ＝３Ｖ（Ｎ型トランジス
タの場合）でのドレイン電流値が１．２ｍＡ、１００μ
Ａ、２００μＡにおいて、図１１の記憶ノードＡが
“Ｌ”レベル、記憶ノードＢが“Ｈ”レベルとする。こ
のとき、ビット線の電位は２．８ボルト、記憶ノードＡ
が０．７ボルトとなる。ドライバトランジスタＱ４のし
きい値の値が０．７Ｖであるとすると、記憶ノードＢの
“Ｈ”レベルが駆動用トランジスタＱ４が導通状態にな
ることで下がってしまい、データの破壊が起きる。
【０１００】これに対し、本実施例のようにした場合
は、“Ｈ”レベルの低下はなくデータ破壊が起きない。
具体的な例で述べると、ビット線負荷トランジスタ、ア
クセストランジスタ、駆動用トランジスタのそれぞれの
Ｖd ＝Ｖg ＝−３Ｖ（Ｐ型トランジスタの場合）あるい
はＶd ＝Ｖg ＝３Ｖ（Ｎ型トランジスタの場合）におけ
るドレイン電流値が３３μＡ、１００μＡ、２００μＡ
であり、図１１の記憶ノードＡが“Ｌ”レベル、記憶ノ
ードＢが“Ｈ”レベルとする。このとき、ビット線の電
位が１．５Ｖ、記憶ノードＡの電位が０．５Ｖとなる。
記憶ノードＡの電位０．５Ｖは、駆動用トランジスタＱ
４のしきい値電圧の一般的な値０．７Ｖに比べ十分低い
ためデータの破壊は生じない。
は、“Ｈ”レベルの低下はなくデータ破壊が起きない。
具体的な例で述べると、ビット線負荷トランジスタ、ア
クセストランジスタ、駆動用トランジスタのそれぞれの
Ｖd ＝Ｖg ＝−３Ｖ（Ｐ型トランジスタの場合）あるい
はＶd ＝Ｖg ＝３Ｖ（Ｎ型トランジスタの場合）におけ
るドレイン電流値が３３μＡ、１００μＡ、２００μＡ
であり、図１１の記憶ノードＡが“Ｌ”レベル、記憶ノ
ードＢが“Ｈ”レベルとする。このとき、ビット線の電
位が１．５Ｖ、記憶ノードＡの電位が０．５Ｖとなる。
記憶ノードＡの電位０．５Ｖは、駆動用トランジスタＱ
４のしきい値電圧の一般的な値０．７Ｖに比べ十分低い
ためデータの破壊は生じない。
【０１０１】以上のような具体例に基づいて、データ破
壊の生じないトランジスタ特性の領域を計算した結果を
図７に示す。
壊の生じないトランジスタ特性の領域を計算した結果を
図７に示す。
【０１０２】以下では、電源電圧は３Ｖに固定し、アク
セストランジスタのしきい値電圧Ｖ tha は０．７Ｖであ
るものとする。
セストランジスタのしきい値電圧Ｖ tha は０．７Ｖであ
るものとする。
【０１０３】従来例において説明したとおり、記憶ノー
ドの電位が“Ｌ”レベルである場合のメモリセルの動作
の安定性という要求から、駆動用トランジスタの電流供
給能力は、アクセストランジスタの電流供給能力よりも
大きくなければならない。図７は、横軸にアクセストラ
ンジスタの電流供給能力に対する駆動用トランジスタの
電流供給能力の比をとり、縦軸にアクセストランジスタ
の電流供給能力に対するビット線負荷トランジスタの電
流供給能力の比をとったものである。
ドの電位が“Ｌ”レベルである場合のメモリセルの動作
の安定性という要求から、駆動用トランジスタの電流供
給能力は、アクセストランジスタの電流供給能力よりも
大きくなければならない。図７は、横軸にアクセストラ
ンジスタの電流供給能力に対する駆動用トランジスタの
電流供給能力の比をとり、縦軸にアクセストランジスタ
の電流供給能力に対するビット線負荷トランジスタの電
流供給能力の比をとったものである。
【０１０４】上述したことにより、メモリセルの動作マ
ージンを確保するためには横軸の値は１．５以上でなけ
ればならない。
ージンを確保するためには横軸の値は１．５以上でなけ
ればならない。
【０１０５】以下では、駆動用トランジスタのしきい値
電圧Ｖthd として０．７Ｖの場合と０．８５Ｖの場合に
ついての結果を述べる。まず、駆動用トランジスタのし
きい値電圧Ｖthd が０．７Ｖの場合は、アクセストラン
ジスタの電流供給能力に対する駆動用トランジスタの電
流供給能力がその下限値である１．５のとき、アクセス
トランジスタの電流供給能力に対するビット線負荷トラ
ンジスタの電流供給能力の比が５以下であれば、“Ｌ”
レベルである記憶ノードの電位が駆動用トランジスタの
しきい値電圧である０．７Ｖを超えない。アクセストラ
ンジスタの電流供給能力に対する駆動用トランジスタの
電流供給能力が１よりも大きな範囲では図７中クロスハ
ッチで示した領域ではメモリセルのデータ破壊が生じな
い。
電圧Ｖthd として０．７Ｖの場合と０．８５Ｖの場合に
ついての結果を述べる。まず、駆動用トランジスタのし
きい値電圧Ｖthd が０．７Ｖの場合は、アクセストラン
ジスタの電流供給能力に対する駆動用トランジスタの電
流供給能力がその下限値である１．５のとき、アクセス
トランジスタの電流供給能力に対するビット線負荷トラ
ンジスタの電流供給能力の比が５以下であれば、“Ｌ”
レベルである記憶ノードの電位が駆動用トランジスタの
しきい値電圧である０．７Ｖを超えない。アクセストラ
ンジスタの電流供給能力に対する駆動用トランジスタの
電流供給能力が１よりも大きな範囲では図７中クロスハ
ッチで示した領域ではメモリセルのデータ破壊が生じな
い。
【０１０６】一方、メモリセルの駆動用トランジスタの
しきい値電圧Ｖthd が０．８５Ｖである場合は、アクセ
ストランジスタの電流供給能力に対する駆動用トランジ
スタの電流供給能力の比は１以上であることが必要で、
この下限値の場合はアクセストランジスタの電流供給能
力に対するビット線負荷トランジスタの電流供給能力の
比は５以下であればよい。アクセストランジスタの電流
供給能力に対する駆動用トランジスタの電流供給能力の
比がさらに大きな範囲では、図７中斜線で示された領域
ではデータの破壊が発生しない。
しきい値電圧Ｖthd が０．８５Ｖである場合は、アクセ
ストランジスタの電流供給能力に対する駆動用トランジ
スタの電流供給能力の比は１以上であることが必要で、
この下限値の場合はアクセストランジスタの電流供給能
力に対するビット線負荷トランジスタの電流供給能力の
比は５以下であればよい。アクセストランジスタの電流
供給能力に対する駆動用トランジスタの電流供給能力の
比がさらに大きな範囲では、図７中斜線で示された領域
ではデータの破壊が発生しない。
【０１０７】したがって、上記の結果により、少なくと
も以下の２つの条件が満たされる領域においては、メモ
リセルは安定に動作することが可能であることがわか
る。
も以下の２つの条件が満たされる領域においては、メモ
リセルは安定に動作することが可能であることがわか
る。
【０１０８】 （駆動用トランジスタの電流供給能力）／（アクセストランジスタの電流供給 能力）≧１ …（２） （ビット線負荷トランジスタの電流供給能力）／（アクセストランジスタの電 流供給能力）≦５ …（３） 一方、ＭＯＳトランジスタの電流供給能力βは一般に、
以下の式で表現される。
以下の式で表現される。
【０１０９】β＝μＣOXＷ／Ｌ …（４） ここで、μはキャリアの移動度、ＣOXはＭＯＳトランジ
スタのゲート絶縁膜の単位面積当りの容量、Ｗはトラン
ジスタのゲート幅、Ｌはトランジスタのゲート長を表わ
す。
スタのゲート絶縁膜の単位面積当りの容量、Ｗはトラン
ジスタのゲート幅、Ｌはトランジスタのゲート長を表わ
す。
【０１１０】したがって、ビット線負荷トランジスタ、
アクセストランジスタおよび駆動用トランジスタのゲー
ト幅ないしゲート長を調節して上記式（２）および
（３）の条件を満たすように設定してやれば、メモリセ
ルのデータが破壊されることはない。
アクセストランジスタおよび駆動用トランジスタのゲー
ト幅ないしゲート長を調節して上記式（２）および
（３）の条件を満たすように設定してやれば、メモリセ
ルのデータが破壊されることはない。
【０１１１】本実施例においては、ビット線負荷用トラ
ンジスタのゲート幅ないしゲート長の調節によって、低
電圧動作においても安定に動作するＳＲＡＭを得ること
が可能である。
ンジスタのゲート幅ないしゲート長の調節によって、低
電圧動作においても安定に動作するＳＲＡＭを得ること
が可能である。
【０１１２】［第４の実施例］図８は、本発明の第４の
実施例のＳＲＡＭ３０００の構成を示す概略ブロック図
である。
実施例のＳＲＡＭ３０００の構成を示す概略ブロック図
である。
【０１１３】第３の実施例において示したように、動作
電源電圧が低くなった場合においても、ビット線負荷ト
ランジスタの電流供給能力を一定値以下とすることで、
メモリセルの安定動作を実現することが可能である。し
かし、この場合においては、ビット線負荷トランジスタ
を流れる電流量が少ないため特定のメモリセルをアクセ
スするために、ワード線電位が変化するときビット線お
よび／ビット線にノイズが生じる可能性がある。すなわ
ち、ビット線とワード線との間に存在する浮遊容量を介
して、ワード線電位の変化がビット線の電位に影響を与
える可能性がある。
電源電圧が低くなった場合においても、ビット線負荷ト
ランジスタの電流供給能力を一定値以下とすることで、
メモリセルの安定動作を実現することが可能である。し
かし、この場合においては、ビット線負荷トランジスタ
を流れる電流量が少ないため特定のメモリセルをアクセ
スするために、ワード線電位が変化するときビット線お
よび／ビット線にノイズが生じる可能性がある。すなわ
ち、ビット線とワード線との間に存在する浮遊容量を介
して、ワード線電位の変化がビット線の電位に影響を与
える可能性がある。
【０１１４】本実施例においては、上記の問題点を解決
するために、ワード線を駆動するにあたり所定の遅延時
間をもってワード線を駆動することが可能な遅延回路付
ワード線ドライバ回路４００を用いている。上記のビッ
ト線とワード線間の浮遊容量およびワード線の抵抗値等
で決定される特定の時定数よりも長い時定数でワード線
を駆動すれば、ワード線がビット線に与えるノイズの問
題がない安定した回路動作を実現することが可能であ
る。
するために、ワード線を駆動するにあたり所定の遅延時
間をもってワード線を駆動することが可能な遅延回路付
ワード線ドライバ回路４００を用いている。上記のビッ
ト線とワード線間の浮遊容量およびワード線の抵抗値等
で決定される特定の時定数よりも長い時定数でワード線
を駆動すれば、ワード線がビット線に与えるノイズの問
題がない安定した回路動作を実現することが可能であ
る。
【０１１５】［第５の実施例］図９は、本発明の第５の
実施例のＳＲＡＭ４０００の構成を示す概略ブロック図
である。
実施例のＳＲＡＭ４０００の構成を示す概略ブロック図
である。
【０１１６】第３の実施例と異なる点は、以下の２点で
ある。第１は、ビット線負荷トランジスタ４１０〜４１
６がデプレション型ＭＯＳトランジスタであることであ
る。
ある。第１は、ビット線負荷トランジスタ４１０〜４１
６がデプレション型ＭＯＳトランジスタであることであ
る。
【０１１７】第２には、上記ビット線負荷トランジスタ
のゲート電位を読出／書込バッファ回路２１０が制御す
る構成としている点である。
のゲート電位を読出／書込バッファ回路２１０が制御す
る構成としている点である。
【０１１８】第３の実施例においては、ビット線負荷ト
ランジスタ４１０〜４１６の電流供給能力を小さくする
ことで、読出動作時のメモリセルの安定性を向上させ
た。しかし、読出動作を行なわない場合には、ビット線
電位を安定させるため、電流が多く流せるビット線負荷
である方が望ましい。
ランジスタ４１０〜４１６の電流供給能力を小さくする
ことで、読出動作時のメモリセルの安定性を向上させ
た。しかし、読出動作を行なわない場合には、ビット線
電位を安定させるため、電流が多く流せるビット線負荷
である方が望ましい。
【０１１９】本実施例においては、読出動作において
は、ビット線負荷トランジスタ４２０〜４２０のゲート
電位をＶg ＝Ｖccとして電流供給能力を減少させる。
は、ビット線負荷トランジスタ４２０〜４２０のゲート
電位をＶg ＝Ｖccとして電流供給能力を減少させる。
【０１２０】その他の場合は、Ｖg ＝０Ｖとすること
で、電流供給能力を増加させる構成としている。これに
より、安定した読出動作と安定した記憶情報の保持動作
を両立させることが可能である。
で、電流供給能力を増加させる構成としている。これに
より、安定した読出動作と安定した記憶情報の保持動作
を両立させることが可能である。
【０１２１】［第６の実施例］図１０は、本発明の第６
の実施例のＳＲＡＭの構成中の読出／書込バッファ回路
２１０およびビット線負荷素子の部分を示す回路図であ
る。
の実施例のＳＲＡＭの構成中の読出／書込バッファ回路
２１０およびビット線負荷素子の部分を示す回路図であ
る。
【０１２２】第５の実施例においては、ビット線負荷素
子をデプレション型ＭＯＳトランジスタとすることで、
読出動作時とその他の場合のビット線負荷の電流供給能
力を変化させた。本実施例においては、常時導通状態と
なっているエンハンスメント型Ｐ型トランジスタ４１０
〜４１６とそれらのそれぞれに並列に接続されているエ
ンハンスメント型Ｐ型トランジスタ４２０〜４２６によ
ってビット線負荷素子を構成している。
子をデプレション型ＭＯＳトランジスタとすることで、
読出動作時とその他の場合のビット線負荷の電流供給能
力を変化させた。本実施例においては、常時導通状態と
なっているエンハンスメント型Ｐ型トランジスタ４１０
〜４１６とそれらのそれぞれに並列に接続されているエ
ンハンスメント型Ｐ型トランジスタ４２０〜４２６によ
ってビット線負荷素子を構成している。
【０１２３】エンハンスメント型Ｐ型トランジスタ４２
０〜４２６のゲート電位は、読出／書込バッファ回路２
１０によって制御されている。読出動作においては、Ｐ
型トランジスタ４２０〜４２６は遮断状態となる。した
がって、第５の実施例と同様に、読出動作中のビット線
負荷素子の電流供給能力が小さくなるためメモリセル動
作が安定化される。
０〜４２６のゲート電位は、読出／書込バッファ回路２
１０によって制御されている。読出動作においては、Ｐ
型トランジスタ４２０〜４２６は遮断状態となる。した
がって、第５の実施例と同様に、読出動作中のビット線
負荷素子の電流供給能力が小さくなるためメモリセル動
作が安定化される。
【０１２４】一方、読出動作以外の場合は、Ｐ型トラン
ジスタは導通状態となっており、ビット線負荷の電流供
給能力を大きくすることが可能である。
ジスタは導通状態となっており、ビット線負荷の電流供
給能力を大きくすることが可能である。
【０１２５】したがって、第５の実施例におけるのと同
様に、読出動作時の動作の安定化と安定な記憶情報の保
持動作の両立が可能となる。
様に、読出動作時の動作の安定化と安定な記憶情報の保
持動作の両立が可能となる。
【０１２６】しかも、デプレション型トランジスタを形
成するために製造工程数が増加するということがない。
成するために製造工程数が増加するということがない。
【０１２７】
【発明の効果】請求項１記載のスタティック型半導体記
憶装置においては、読出動作においては第１のアクセス
トランジスタのみが駆動されるので、第２のアクセスト
ランジスタが接続する側のインバータの電圧ゲインを高
く保持することが可能で、メモリセル動作の安定を図る
ことができる。書込動作においては、第１および第２の
アクセストランジスタを駆動して、互いに相補な電位と
なっている第１および第２のビット線によりデータの書
込を行なうので、書込動作に要する時間が増加すること
がない。
憶装置においては、読出動作においては第１のアクセス
トランジスタのみが駆動されるので、第２のアクセスト
ランジスタが接続する側のインバータの電圧ゲインを高
く保持することが可能で、メモリセル動作の安定を図る
ことができる。書込動作においては、第１および第２の
アクセストランジスタを駆動して、互いに相補な電位と
なっている第１および第２のビット線によりデータの書
込を行なうので、書込動作に要する時間が増加すること
がない。
【０１２８】請求項２記載のスタティック型半導体記憶
装置においては、負荷用トランジスタが薄膜トランジス
タであり、駆動用トランジスタおよびアクセストランジ
スタの上層に形成することが可能であり、メモリセルの
面積を縮小することが可能である。
装置においては、負荷用トランジスタが薄膜トランジス
タであり、駆動用トランジスタおよびアクセストランジ
スタの上層に形成することが可能であり、メモリセルの
面積を縮小することが可能である。
【０１２９】請求項３記載のスタティック型半導体記憶
装置においては、第２のインバータの論理しきい値が、
動作電圧の２分の１以下であるので、メモリセルの動作
マージンを確保することが可能である。
装置においては、第２のインバータの論理しきい値が、
動作電圧の２分の１以下であるので、メモリセルの動作
マージンを確保することが可能である。
【０１３０】請求項４記載のスタティック型半導体記憶
装置においては、第２の駆動用トランジスタのしきい値
電圧が第１の駆動用トランジスタのしきい値電圧より高
いので、第２の駆動用トランジスタに接続する記憶ノー
ドの電位が“Ｌ”レベルの場合も、メモリセル動作が安
定化する。
装置においては、第２の駆動用トランジスタのしきい値
電圧が第１の駆動用トランジスタのしきい値電圧より高
いので、第２の駆動用トランジスタに接続する記憶ノー
ドの電位が“Ｌ”レベルの場合も、メモリセル動作が安
定化する。
【０１３１】請求項５記載のスタティック型半導体記憶
装置においては、第２の駆動用トランジスタのゲート幅
が第１の駆動用トランジスタのゲート幅より狭いので、
請求項４記載のスタティック型半導体記憶装置と同様の
効果を奏するばかりでなく、ゲート幅の短縮によりメモ
リセルの面積を縮小することが可能である。
装置においては、第２の駆動用トランジスタのゲート幅
が第１の駆動用トランジスタのゲート幅より狭いので、
請求項４記載のスタティック型半導体記憶装置と同様の
効果を奏するばかりでなく、ゲート幅の短縮によりメモ
リセルの面積を縮小することが可能である。
【０１３２】請求項６記載のスタティック型半導体記憶
装置においては、第２のビット線が第１のビット線より
も下層の配線層で形成されているので、メモリセル面積
の縮小が可能である。
装置においては、第２のビット線が第１のビット線より
も下層の配線層で形成されているので、メモリセル面積
の縮小が可能である。
【０１３３】請求項７記載のスタティック型半導体記憶
装置においては、第２のビット線がシリサイド配線であ
るため、この配線上に形成される層間絶縁膜に対して高
温プロセスを採用することが可能であり、層間絶縁膜の
平坦化等が容易に行なえる。
装置においては、第２のビット線がシリサイド配線であ
るため、この配線上に形成される層間絶縁膜に対して高
温プロセスを採用することが可能であり、層間絶縁膜の
平坦化等が容易に行なえる。
【０１３４】請求項８記載のスタティック型半導体記憶
装置においては、第１のビット線負荷トランジスタ、ア
クセストランジスタおよび駆動用トランジスタの電流供
給能力が所定の関係を満たすので、メモリセルの動作が
低電圧においても安定化される。
装置においては、第１のビット線負荷トランジスタ、ア
クセストランジスタおよび駆動用トランジスタの電流供
給能力が所定の関係を満たすので、メモリセルの動作が
低電圧においても安定化される。
【０１３５】請求項９記載のスタティック型半導体記憶
装置においては、ワード線の駆動を所定の遅延時間をも
って行なうことが可能なワード線駆動遅延状態を備える
ので、ワード線電位の変動によるビット線電位に対する
ノイズの影響を低減することが可能である。
装置においては、ワード線の駆動を所定の遅延時間をも
って行なうことが可能なワード線駆動遅延状態を備える
ので、ワード線電位の変動によるビット線電位に対する
ノイズの影響を低減することが可能である。
【０１３６】請求項１０記載のスタティック型半導体記
憶装置においては、ビット線負荷手段は、互いに並列に
接続される第１および第２のビット線負荷ＭＯＳトラン
ジスタによって構成されるので、読出動作における場合
とその他の場合においてビット線負荷手段の電流供給能
力を可変とすることが可能であり、読出動作の安定化と
安定な記憶情報保持動作との両立を図ることが可能であ
る。
憶装置においては、ビット線負荷手段は、互いに並列に
接続される第１および第２のビット線負荷ＭＯＳトラン
ジスタによって構成されるので、読出動作における場合
とその他の場合においてビット線負荷手段の電流供給能
力を可変とすることが可能であり、読出動作の安定化と
安定な記憶情報保持動作との両立を図ることが可能であ
る。
【０１３７】請求項１１記載のスタティック型半導体記
憶装置においては、ビット線負荷手段は、デプレション
型ＭＯＳトランジスタであり、そのゲート電位の変化に
よりビット線負荷手段の電流供給能力を変化させること
が可能であるので、請求項１０のスタティック型半導体
記憶装置と同様の効果を奏する。
憶装置においては、ビット線負荷手段は、デプレション
型ＭＯＳトランジスタであり、そのゲート電位の変化に
よりビット線負荷手段の電流供給能力を変化させること
が可能であるので、請求項１０のスタティック型半導体
記憶装置と同様の効果を奏する。
【図１】 本発明の第１の実施例のＳＲＡＭのメモリセ
ルの構成を示す回路図である。
ルの構成を示す回路図である。
【図２】 本発明の第１の実施例のＳＲＡＭの構成を示
す概略ブロック図である。
す概略ブロック図である。
【図３】 本発明の第１の実施例の動作を示すメモリセ
ルの特性図である。
ルの特性図である。
【図４】 本発明の第２の実施例のＳＲＡＭのビット線
パターンを示す図である。
パターンを示す図である。
【図５】 本発明の第２の実施例のＳＲＡＭのメモリセ
ルを２つ並べた場合のビット線パターンを示す図であ
る。
ルを２つ並べた場合のビット線パターンを示す図であ
る。
【図６】 本発明の第３の実施例のＳＲＡＭの構成を示
す概略ブロック図である。
す概略ブロック図である。
【図７】 本発明の第３の実施例のメモリセルの特性を
示す図である。
示す図である。
【図８】 本発明の第４の実施例のＳＲＡＭの構成を示
す概略ブロック図である。
す概略ブロック図である。
【図９】 本発明の第５の実施例のＳＲＡＭの構成を示
す概略ブロック図である。
す概略ブロック図である。
【図１０】 本発明の第６の実施例のＳＲＡＭの構成を
示す要部ブロック図である。
示す要部ブロック図である。
【図１１】 第１の従来例のＳＲＡＭのメモリセルの構
成を示す回路図である。
成を示す回路図である。
【図１２】 第１の従来例のＳＲＡＭの構成を示す概略
ブロック図である。
ブロック図である。
【図１３】 第１の従来例のメモリセルの動作を示す特
性図である。
性図である。
【図１４】 第２の従来例のメモリセルの構成を示す回
路図である。
路図である。
１０、１２、１４、１６ メモリセル、２０、２２ ビ
ット線コンタクト、１００、１０２、１０４、１０６
メモリセル、２００ Ｘアドレスバッファ回路、２０２
Ｘアドレスデコーダ回路、２０４ ワード線ドライバ
回路、２０６Ｙアドレスバッファ回路、２０８ Ｙアド
レスデコーダ回路、２１０ 読出／書込バッファ回路、
２１２ センスアンプ、２１４ 書込ドライバ回路、２
１６Ｙ選択スイッチ回路、２１８ 入出力バッファ回
路、２２０ 読出／書込ワード線ドライバ回路、２２２
書込ワード線ドライバ回路、３００ ダミーメモリセ
ル、４００ 遅延回路付ワード線ドライバ回路、４１
０、４１２、４１４、４１６ デプレション型Ｐ型トラ
ンジスタ、４２０、４２２、４２４、４２６ エンハン
スメント型Ｐ型トランジスタ、１０００、２０００、３
０００、４０００、５０００ ＳＲＡＭ。
ット線コンタクト、１００、１０２、１０４、１０６
メモリセル、２００ Ｘアドレスバッファ回路、２０２
Ｘアドレスデコーダ回路、２０４ ワード線ドライバ
回路、２０６Ｙアドレスバッファ回路、２０８ Ｙアド
レスデコーダ回路、２１０ 読出／書込バッファ回路、
２１２ センスアンプ、２１４ 書込ドライバ回路、２
１６Ｙ選択スイッチ回路、２１８ 入出力バッファ回
路、２２０ 読出／書込ワード線ドライバ回路、２２２
書込ワード線ドライバ回路、３００ ダミーメモリセ
ル、４００ 遅延回路付ワード線ドライバ回路、４１
０、４１２、４１４、４１６ デプレション型Ｐ型トラ
ンジスタ、４２０、４２２、４２４、４２６ エンハン
スメント型Ｐ型トランジスタ、１０００、２０００、３
０００、４０００、５０００ ＳＲＡＭ。
Claims (11)
- 【請求項１】 複数のメモリセルを有するメモリセルア
レイを備え、 前記各メモリセルは、 第１導電型の第１の駆動用トランジスタおよび第２導電
型の第１の負荷用トランジスタからなる第１のインバー
タならびに第１導電型の第２の駆動用トランジスタおよ
び第２導電型の第２の負荷用トランジスタからなる第２
のインバータを有するフリップフロップ回路と、 前記第１のインバータの出力ノードと接続する第１導電
型の第１のアクセストランジスタと、 前記第２のインバータの出力ノードと接続する第１導電
型の第２のアクセストランジスタとを含み、 前記メモリセルの少なくとも１つと、前記第１および第
２のアクセストランジスタを介してそれぞれ接続する、
第１および第２のビット線と、 前記第１および第２のアクセストランジスタのゲートに
それぞれ接続する第１および第２のワード線と、 前記メモリセルへの記憶情報の書込の場合、前記第１お
よび第２のワード線電位を制御して、前記第１および第
２のアクセストランジスタを導通させ、前記第１および
第２のビット線の相補電位を前記メモリセルへ伝達させ
る、書込動作制御手段と、 前記メモリセルからの記憶情報の読出の場合、前記第１
のワード線電位を制御して、前記第１のアクセストラン
ジスタを導通させ、前記第１のインバータの出力を前記
第１のビット線に伝達させる、読出動作制御手段とを備
える、スタティック型半導体記憶装置。 - 【請求項２】 前記第１および第２の負荷用トランジス
タは、薄膜トランジスタである、請求項１記載のスタテ
ィック型半導体記憶装置。 - 【請求項３】 前記第２のインバータの論理しきい値
が、動作電圧の２分の１以下、かつ、論理値の低レベル
値より大である、請求項２記載のスタティック型半導体
記憶装置。 - 【請求項４】 前記第２の駆動用トランジスタのしきい
値電圧が、前記第１の駆動用トランジスタのしきい値電
圧より高い、請求項３記載のスタティック型半導体記憶
装置。 - 【請求項５】 前記第２駆動用トランジスタのゲート幅
が、前記第１の駆動用トランジスタのゲート幅より狭
い、請求項３記載のスタティック型半導体記憶装置。 - 【請求項６】 前記第２のビット線が、前記第１のビッ
ト線よりも下層の配線層で形成されている、請求項２記
載のスタティック型半導体記憶装置。 - 【請求項７】 前記第２のビット線がシリサイド配線で
ある、請求項６記載のスタティック型半導体記憶装置。 - 【請求項８】 複数のメモリセルを有するメモリセルア
レイを備え、 前記各メモリセルは、 第１導電型の第１の駆動用トランジスタおよび第１の負
荷素子からなる第１のインバータならびに第１導電型の
第２の駆動用トランジスタおよび第２の負荷素子からな
る第２のインバータを有するフリップフロップ回路と、 前記第１のインバータの出力ノードと接続する第１導電
型の第１のアクセストランジスタと、 前記第２のインバータの出力ノードと接続する第１導電
型の第２のアクセストランジスタとを含み、 前記メモリセルの少なくとも１つと、前記第１および第
２のアクセストランジスタを介してそれぞれ接続する、
第１および第２のビット線と、 前記各ビット線と電源との間に接続されるビット線負荷
手段とを備え、 前記ビット線負荷手段は、 ゲートに第１の電位が印加され、前記ビット線と電源と
の間に接続される第１のビット線負荷ＭＯＳトランジス
タを含み、 前記第１および第２のアクセストランジスタのゲートに
共通に接続するワード線をさらに備え、 前記第１のビット線負荷ＭＯＳトランジスタの電流供給
能力が、対応するビット線に接続するアクセストランジ
スタの電流供給能力の５倍以下であり、かつ、前記アク
セストランジスタの接続する駆動用トランジスタの電流
供給能力が、前記アクセストランジスタの電流供給能力
以上である、スタティック型半導体記憶装置。 - 【請求項９】 外部信号に応じて、前記ワード線を所定
の遅延時間経過後に駆動する、ワード線駆動遅延手段を
さらに備える、請求項８記載のスタティック型半導体記
憶装置。 - 【請求項１０】 前記ビット線負荷手段は、 前記第１のビット線負荷ＭＯＳトランジスタと並列に接
続され、ゲート電位が読出動作制御手段に制御される第
２のビット線負荷ＭＯＳトランジスタをさらに含み、 前記メモリセルへの記憶情報の書込の場合、前記ワード
線電位を制御して、前記第１および第２のアクセストラ
ンジスタを導通させ、前記第１および第２のビット線の
相補電位を前記メモリセルへ伝達させる、書込動作制御
手段と、 メモリセルの記憶情報を読出す場合、前記ワード線の電
位を制御して、前記第１および第２のアクセストランジ
スタを導通させ、前記第１および第２のインバータの出
力をそれぞれ前記第１および第２のビット線に伝達さ
せ、かつ、前記第２のビット線負荷ＭＯＳトランジスタ
を遮断状態とする前記読出動作制御手段とをさらに備え
る、請求項８記載のスタティック型半導体記憶装置。 - 【請求項１１】 複数のメモリセルを有するメモリセル
アレイを備え、 前記各メモリセルは、 第１導電型の第１の駆動用トランジスタおよび第１の負
荷素子からなる第１のインバータならびに第１導電型の
第２の駆動用トランジスタおよび第２の負荷素子からな
る第２のインバータを有するフリップフロップ回路と、 前記第１のインバータの出力ノードと接続する第１導電
型の第１のアクセストランジスタと、 前記第２のインバータの出力ノードと接続する第１導電
型の第２のアクセストランジスタとを含み、 前記メモリセルの少なくとも１つと、前記第１および第
２のアクセストランジスタを介してそれぞれ接続する、
第１および第２のビット線と、 前記各ビット線と電源との間に接続されるビット線負荷
手段とを備え、 前記ビット線負荷手段は、 前記ビット線と電源との間に接続され、ゲート電位が読
出動作制御手段に制御されるデプレション型ＭＯＳトラ
ンジスタを含み、 前記第１および第２のアクセストランジスタのゲートに
共通に接続するワード線と、 前記メモリセルへの記憶情報の書込の場合、前記ワード
線電位を制御して、前記第１および第２のアクセストラ
ンジスタを導通させ、前記第１および第２のビット線の
相補電位を前記メモリセルへ伝達させる、書込動作制御
手段と、 メモリセルの記憶情報を読出す場合、前記ワード線の電
位を制御して前記第１および第２のアクセストランジス
タを導通させて、前記第１および第２のインバータの出
力をそれぞれ前記第１および第２のビット線に伝達さ
せ、かつ、前記デプレション型ＭＯＳトランジスタのゲ
ート電位を第１の電位とし、メモリセルの記憶情報の読
出動作を行なわない場合、前記デプレション型ＭＯＳト
ランジスタのゲート電位を第２の電位とする、前記読出
動作制御手段とを備える、スタティック型半導体記憶装
置。
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