KR20030052563A - 반도체기억소자에서 로우 어드레스 스트로브의 프리챠징시간 특성을 개선하기 위한 제어회로 - Google Patents

반도체기억소자에서 로우 어드레스 스트로브의 프리챠징시간 특성을 개선하기 위한 제어회로 Download PDF

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Abstract

본 발명은 지연시간이 다른 복수의 지연기를 사용하여 비트라인프리챠지제어신호의 지연시간을 달리 조정하기 위한 반도체기억소자에서 로우 어드레스 스트로브의 프리챠징 시간 특성을 개선하기 위한 제어회로를 제공함에 목적이 있다.
이를 위하여 본 발명의 반도체기억소자에서 로우 어드레스 스트로브의 프리챠징 시간 특성을 개선하기 위한 제어회로는 워드라인 제어신호를 입력으로 받아들이는 인버터; 상기 인버터로부터 출력된 신호를 지연시킬 수 있는 복수의 지연기가 병렬로 연결된 지연조절수단; 및 상기 인버터의 출력과 상기 지연조절수단의 출력을 입력으로 받아들이는 낸드게이트를 포함하는 것을 특징으로 한다.

Description

반도체기억소자에서 로우 어드레스 스트로브의 프리챠징 시간 특성을 개선하기 위한 제어회로{Control Circuit for improving the characteristic of row address strobe precharging time in semiconductor memory device}
본 발명은 반도체기억소자내 비트 라인 프리챠지의 제어회로에 관한 것으로서, 구체적으로는 반도체기억소자의 개발시에 테스트모드를 사용하여 비트 라인 프리챠지 신호를 조절함으로써 로우 어드레스 스트로브 프리챠징 시간 특성을 개선하기 위한 제어회로에 관한 것이다.
반도체기억소자에서 비트라인프리챠지 명령에 의해 워드라인이 오프되면 셀이 닫히고, 비트라인프리챠지신호(BLEQ)에 의하여 비트라인이 프리챠지되는데 비트라인프리챠지신호가 셀이 닫히기 전에 동작하면 셀에 오동작(fail)이 발생할 수 있으므로 통상적으로 워드라인이 오프되고 일정시간이 경과한 후에 비트라인프리챠지신호가 동작하여 비트라인을 프리챠지시킨다.
그러나, 반도체기억소자를 개발할 때에 공정 등이 변화하게 되면 RAS(Row Address Strobe) 프리챠지 시간(tRP)의 특성이 변화하게 되어 불필요한 시간 여유(Time margin)를 가질 수 있고, 이로 인하여 tRP 특성의 저하를 유발할 수 있다. 즉, 종래에는 워드 라인 오프 신호와 비트 라인 프리챠지 신호간에 발생하는 지연시간을 일정하게 유지한다. 이를 도면을 참조하여 구체적으로 설명하면 다음과 같다.
도 1은 종래기술에 따른 RAS 프리챠지 시간 제어회로도이고, 도 2는 종래기술에 따른 RAS 프리챠지 시간 제어회로의 동작 파형도이다.
워드라인 제어신호(R2i)가 "L"상태에서 "H"상태로 전이되어 인버터(110)에 입력되면 비트라인프리챠지제어신호(R3i)도 낸드게이트(130)의 동작에 따라 즉시 "L"상태에서 "H"상태로 전이하지만, 워드라인 제어신호(R2i)가 "H"상태에서 "L"상태로 전이되어 인버터(110)에 입력되면 비트라인프리챠지제어신호(R3i)는 지연기(120) 및 낸드게이트(130)의 동작에 따라 일정시간(tD)이 경과한 후에 "H"상태에서 "L"상태로 전이한다. 이 때, 워드라인(WL)과 비트라인프리챠지신호(BLEQ)는 각각 워드라인 제어신호(R2i)와 비트라인프리챠지제어신호(R3i)에 약간씩 지연되어 출력된다.
그런데, 위와 같은 회로에서는 워드라인 오프와 비트라인프리챠지신호(BLEQ)사이에 발생하는 지연시간을 일정하도록 함으로써 반도체기억소자의 생산을 위한 공정상의 변화 등으로 인하여 발생하는 지연시간의 감소를 반영할 수 없어 불필요한 마진을 발생시키고, 이는 비트라인프리챠지신호의 동작을 더디게 하는 요인이 될 뿐만 아니라 로우 어드레스 스트로브 프리챠지 시간(tRP)의 특성을 저하시키는 원인이 된다.
상기의 문제점을 해결하기 위하여 본 발명은 지연시간이 다른 복수의 지연기를 사용하여 비트라인프리챠지제어신호의 지연시간을 달리 조정하기 위한 반도체기억소자에서 로우 어드레스 스트로브의 프리챠징 시간 특성을 개선하기 위한 제어회로를 제공함에 목적이 있다.
도 1은 종래기술에 따른 RAS 프리챠지 시간 제어회로도,
도 2는 종래기술에 따른 RAS 프리챠지 시간 제어회로의 동작 파형도,
도 3은 본 발명에 따른 RAS 프리챠지 시간 제어회로도,
도 4는 본 발명에 따른 RAS 프리챠지 시간 제어회로의 동작 파형도.
<도면의 주요 부분에 대한 부호의 설명>
110, 310: 인버터
120: 지연기 320: 지연조절부
130, 330: 낸드게이트
상기의 목적을 달성하기 위한 본 발명의 반도체기억소자에서 로우 어드레스스트로브의 프리챠징 시간 특성을 개선하기 위한 제어회로는 워드라인 제어신호를 입력으로 받아들이는 인버터; 상기 인버터로부터 출력된 신호를 지연시킬 수 있는 복수의 지연기가 병렬로 연결된 지연조절수단; 및 상기 인버터의 출력과 상기 지연조절수단의 출력을 입력으로 받아들이는 낸드게이트를 포함하는 것을 특징으로 한다.
또한, 상기 복수의 지연기에서 지연되는 지연시간은 각각의 지연기마다 상이함을 특징으로 한다.
또한, 상기 복수의 지연기 중 하나만 동작하도록 선택신호를 입력하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 RAS 프리챠지 시간 제어회로도이고, 도 4는 본 발명에 따른 RAS 프리챠지 시간 제어회로의 동작 파형도이다.
워드라인 제어신호(R4i)가 "L"상태에서 "H"상태로 전이되어 인버터(310)에 입력되면 비트라인프리챠지제어신호(R4i)도 낸드게이트(330)의 동작에 따라 즉시 "L"상태에서 "H"상태로 전이하지만, 워드라인 제어신호(R4i)가 "H"상태에서 "L"상태로 전이되어 인버터(310)에 입력되면 비트라인프리챠지제어신호(R5i)는 지연조절부(320) 및 낸드게이트(330)의 동작에 따라 적정 시간(tDi)이 경과한 후에 "H"상태에서 "L"상태로 전이한다. 이 때, 워드라인(WL)과 비트라인프리챠지신호(BLEQ)는각각 워드라인 제어신호(R4i)와 비트라인프리챠지제어신호(R5i)에 약간씩 지연되어 출력된다.
이 때, 적정 시간은 반도체기억소자를 개발하는 단계에서 테스트모드시에 제1지연기에서부터 제i지연기까지 신호를 개별적으로 입력하고 출력신호를 확인하여 최적의 지연기를 선택함으로써 가능하고, 이로 인하여 최적의 워드라인 오프와 비트라인 프리챠지를 위한 시간을 확보함으로써 반도체기억소자의 tRP 특성을 개선할 수 있다. 여기서, TTRPi는 테스트모드에서의 tRP를 의미하고, 지연기는 RC지연소자를 이용하여 구성할 수 있다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
상기와 같은 구성에 따라 본 발명은 외부 테스트모드를 사용하여 워드라인 오프와 비트라인 프리챠지 사이의 시간 여유를 검출함으로써 최적의 마진을 확보하고 tRP 특성을 개선할 수 있으며, 이에 따라 고속 반도체기억소자를 개발하는 데에 유리한 효과가 있다.

Claims (3)

  1. 워드라인 제어신호를 입력으로 받아들이는 인버터;
    상기 인버터로부터 출력된 신호를 지연시킬 수 있는 복수의 지연기가 병렬로 연결된 지연조절수단; 및
    상기 인버터의 출력과 상기 지연조절수단의 출력을 입력으로 받아들이는 낸드게이트
    를 포함하는 것을 특징으로 하는 반도체기억소자에서 로우 어드레스 스트로브의 프리챠징 시간 특성을 개선하기 위한 제어회로.
  2. 제1항에 있어서,
    상기 복수의 지연기에서 지연되는 지연시간은 각각의 지연기마다 상이함을 특징으로 하는 반도체기억소자에서 로우 어드레스 스트로브의 프리챠징 시간 특성을 개선하기 위한 제어회로.
  3. 제2항에 있어서,
    상기 복수의 지연기 중 하나만 동작하도록 선택신호를 입력하는 것을 특징으로 하는 반도체기억소자에서 로우 어드레스 스트로브의 프리챠징 시간 특성을 개선하기 위한 제어회로.
KR1020010082572A 2001-12-21 2001-12-21 반도체기억소자에서 로우 어드레스 스트로브의 프리챠징시간 특성을 개선하기 위한 제어회로 KR20030052563A (ko)

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* Cited by examiner, † Cited by third party
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KR100771551B1 (ko) * 2006-10-17 2007-10-31 주식회사 하이닉스반도체 반도체 소자의 컬럼경로 제어신호 생성회로 및 컬럼경로제어신호 생성방법
KR100826645B1 (ko) * 2006-10-27 2008-05-06 주식회사 하이닉스반도체 반도체 소자의 컬럼경로 제어신호 생성회로 및 컬럼경로제어신호 생성방법

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