KR970029768A - 블럭 기록 기능이 있는 반도체 메모리 장치 - Google Patents

블럭 기록 기능이 있는 반도체 메모리 장치 Download PDF

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KR970029768A
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Abstract

본 발명의 반도체 메모리 장치에는 제1데이터 라인쌍, 제2데이터 라인쌍, 다수의 제1전송 게이트들을 통해서 제1데이터 라인쌍에 각각 접속된 다수의 제1비트 라인쌍, 다수의 제2전송 게이트들을 통해서 제2데이터 라인쌍에 각각 접속된 다수의 제2비트 라인쌍, 1개의 제1전송 게이트 및 1개의 제2전송 게이트에 공통으로 각각 접속된 다수의 컬럼 선택 라인들, 및 입력으로서 입력 어드레스 및 블럭 기록 신호가 공급되며 블럭 기록 신호가 활성화되는 동안에는 입력 어드레스에 상관없이 적어도 2개의 컬럼 선택 라인들을 동시에 활성화시키고 블럭기록 신호가 비활성화되는 동안에는 입력 어드레스에 상응하는 컬럼 선택 라인을 활성화시키는 디코더 회로가 제공된다.

Description

블럭 기록 기능이 있는 반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 제1실시예를 도시하는 회로도.

Claims (8)

  1. 반도체 메모리 장치에 있어서: 제1데이터 라인; 제2데이터 라인; 다수의 제1전송 게이트들을 통해서 상기 제1데이터 라인에 각각 접속된 다수의 제1비트 라인들; 다수의 제2전송 게이트들을 통해서 상기 제2데이터 라인에 각각 접속된 다수의 제2비트 라인들; 1개의 상기 제1전송 게이트 및 1개의 상기 제2전송 게이트에 각각 공통으로 접속된 다수의 컬럼 선택 라인들; 및 입력으로서 입력 어드레스 및 블럭 기록 신호가 공급되며, 상기 블럭 기록 신호가 활성화되는 동안에는 상기 입력 어드레스에 상관없이 적어도 2개의 상기 컬럼 선택라인들을 동시에 활성화시키고, 상기 블럭 기록 신호가 비활성화되는 동안에는 상기 입력 어드레스에 상응하는 상기 컬럼 선택 라인을 활성화시키는 디코더 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는 상기 디코더 회로로의 상기 입력 어드레스로서 공급된 어드레스 신호들로부터의 소정의 비트와는 다른 다수의 비트의 신호를 공급하는 어드레스 버퍼 회로를 부가적으로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 반도체 메모리 장치는 상기 어드레스 버퍼 회로로부터 상기 소정의 비트를 수신한 후에 상기 제1데이터 라인 및 상기 제2데이터 라인 중 어느 하나에 기록 데이터를 공급하는 기록 제어 수단을 부가적으로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 반도체 메모리 장치에 있어서: 제1데이터 라인; 제2데이터 라인; 제1전송 게이트를 통해서 상기 제1데이터 라인에 접속된 제1비트 라인; 제2전송 게이트를 통해서 상기 제2데이터 라인에 접속된 제2비트 라인; 제3전송 게이트를 통해서 상기 제1데이터 라인에 접속된 제3비트 라인; 제4전송 게이트를 통해서 상기 제2데이터라인에 접속된 제4비트 라인; 상기 제1전송 게이트 및 상기 제2전송 게이트에 공통으로 접속된 제1컬럼 선택라인; 상기 제3전송 게이트 및 상기 제4전송 게이트에 공통으로 접속된 제2컬럼 선택 라인; 및 신호로서 블럭 기록 신호가 공급되며, 상기 블럭 기록 신호가 활성화되는 동안에 상기 제1 및 제2컬럼 선택 라인들을 동시에 활성화시키는 디코더 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 반도체 메모리 장치는 비트 정보를 수신한 후에 상기 제1데이터 라인 및 상기 제2데이터 라인 중 어느 하나에 기록 데이터를 공급하는 기록 제어 수단을 부가적으로 포함하는 것을 특징으로 하는반도체 메모리 장치.
  6. 반도체 메모리 장치에 있어서: 제1데이터 라인쌍; 제2데이터 라인쌍; 다수의 제1전송 게이트들을 통해서 상기 제1데이터 라인쌍에 각각 접속된 다수의 게1비트 라인쌍; 다수의 제2전송 게이트들을 통해서 상기 제2데이터 라인쌍에 각각 접속된 다수의 제2비트 라인쌍; 1개의 상기 제1전송 게이트 및 1개의 상기 제2전송 게이트에 각각 공통으로 접속된 다수의 컬럼 선택 라인들; 및 입력으로서 입력 어드레스 및 블럭 기록 신호가 공급되며, 상기 블럭 기록 신호가 활성화되는 동안에는 상기 입력 어드레스에 상관없이 적어도 2개의 상기 컬럼 선택라인들을 동시에 활성화시키고, 상기 블럭 기록 신호가 비활성화되는 동안에는 상기 입력 어드레스에 상응하는 상기 컬럼 선택 라인을 활성화시키는 디코더 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 반도체 메모리 장치는 상기 디코더 회로로의 상기 입력 어드레스로서 공급된 어드레스 신호들로부터의 소정의 비트와는 다른 다수의 비트의 신호를 공급하는 어드레스 버퍼 회로를 부가적으로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 반도체 메모리 장치는 상기 어드레스 버퍼 회로로부터 상기 소정의 비트를 수신한 후에 상기 제1데이터 라인쌍 및 상기 제2데이터 라인쌍 중 어느 하나에 기록 데이터를 공급하는 기록 제어수단을 부가적으로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960056885A 1995-11-24 1996-11-23 블럭 기록 기능이 있는 반도체 메모리 장치 KR100267412B1 (ko)

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