KR20070117963A - 반도체 메모리의 입출력 센스 앰프 - Google Patents

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KR20070117963A
KR20070117963A KR1020060052245A KR20060052245A KR20070117963A KR 20070117963 A KR20070117963 A KR 20070117963A KR 1020060052245 A KR1020060052245 A KR 1020060052245A KR 20060052245 A KR20060052245 A KR 20060052245A KR 20070117963 A KR20070117963 A KR 20070117963A
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전병득
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    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only

Abstract

본 발명에 따른 반도체 메모리의 입출력 센스 앰프는, 입출력 센스 앰프 인에이블 신호에 응답하여 구동되고, 로컬 입출력 신호 및 로컬 입출력 반전 신호를 입력받아 비교한 결과를 증폭시켜 제 1 출력 단에 출력시키는 제 1 증폭 수단; 상기 로컬 입출력 신호 및 상기 로컬 입출력 반전 신호에 응답하여 상기 제 1 증폭 수단의 오프셋 전압을 보상하기 위한 제 1 보상 수단; 상기 입출력 센스 앰프 인에이블 신호에 응답하여 구동되고, 상기 로컬 입출력 신호 및 상기 로컬 입출력 반전 신호를 입력받아 비교한 결과를 증폭시켜 제 2 출력 단에 출력시키는 제 2 증폭 수단; 및 상기 로컬 입출력 신호 및 상기 로컬 입출력 반전 신호에 응답하여 상기 제 2 증폭 수단의 오프셋 전압을 보상하기 위한 제 2 보상 수단;을 구비하는 제 1 입출력 센스 앰프를 포함한다.
오프셋 전압, 제 1 차동 증폭기, 제 2 차동 증폭기

Description

반도체 메모리의 입출력 센스 앰프{Input/Output Sense Amplifier of Semiconductor Memory}
도 1은 본 발명에 따른 반도체 메모리의 입출력 센스 앰프를 나타내는 블록도,
도 2는 본 발명에 따른 반도체 메모리의 입출력 센스 앰프를 나타내는 회로도,
도 3은 본 발명에 따른 반도체 메모리의 입출력 센스 앰프의 동작을 나타내는 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 제 1 입출력 센스 앰프 200 : 제 1 프리차지부
300 : 제 2 프리차지부 400 : 제 2 입출력 센스 앰프
본 발명은 반도체 메모리의 입출력 센스 앰프에 관한 것으로, 보다 상세하게는 차동 증폭기를 구비하는 입출력 센스 앰프가 입력 단으로 들어오는 입력 데이터 및 입력 신호를 엔모스 트랜지스터만으로 센싱(sensing) 동작을 함으로써 오프셋 전압(offset voltage)에 의한 오 동작을 방지하고 동작 스피드를 향상 시킬 수 있는 반도체 메모리의 입출력 센스 앰프에 관한 것이다.
일반적인 차동 증폭 회로는 입력 데이터 및 입력 신호를 입력받는 두 개의 엔모스 트랜지스터를 구비하여 각각의 엔모스 트랜지스터에 입력되는 입력 신호 및 데이터의 레벨을 비교하여 비교 결과를 출력하는 동작을 한다.
상기 차동 증폭 회로에 구비되는 두개의 상기 엔모스 트랜지스터는 동일한 특성을 가지도록 설계되지만, 메모리 공정상 변동 등으로 인해 두 개의 상기 엔모스 트랜지스터의 특성이 미세하게 달라지게 되어 두개의 상기 엔모스 트랜지스터는 오프셋 전압이 존재하게 된다. 이로 인해 데이터 센싱 동작시 오류를 가져올 수 있다.
종래의 반도체 메모리의 입출력 센스 앰프는 두개의 차동 증폭기를 구비하여 데이터를 센싱하고 증폭하도록 구성되어 있다. 상기 설명한 바와 같이, 오프셋 전압이 상기 입출력 센스 앰프에 입력되는 데이터 및 입력 신호를 센싱 하는데 있어서 센싱 동작을 방해하는 요소로 작용하여 센싱 동작시 오류를 발생하게 되고, 엔모스 트랜지스터만으로 센싱 동작이 이루어 지므로 입출력 센스 앰프의 구동력(drivability)이 떨어지는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로 종래의 입출력 센스 앰프의 차동 증폭기에 구비되는 엔모스(NMOS) 트랜지스터의 오프셋 전압을 보상하기 위한 피모스(PMOS) 트랜지스터를 추가로 구비하여 입출력 센스 앰프의 오프 셋 이뮤너티(immunity) 및 센싱 스피드(sensing speed)를 개선시킬 수 있는 반도체 메모리의 입출력 센스 앰프를 제공하는데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리의 입출력 센스 앰프는, 입출력 센스 앰프 인에이블 신호에 응답하여 구동되고, 로컬 입출력 신호 및 로컬 입출력 반전 신호를 입력받아 비교한 결과를 증폭시켜 제 1 출력 단에 출력시키는 제 1 증폭 수단; 상기 로컬 입출력 신호 및 상기 로컬 입출력 반전 신호에 응답하여 상기 제 1 증폭 수단의 오프셋 전압을 보상하기 위한 제 1 보상 수단; 상기 입출력 센스 앰프 인에이블 신호에 응답하여 구동되고, 상기 로컬 입출력 신호 및 상기 로컬 입출력 반전 신호를 입력받아 비교한 결과를 증폭시켜 제 2 출력 단에 출력시키는 제 2 증폭 수단; 및 상기 로컬 입출력 신호 및 상기 로컬 입출력 반전 신호에 응답하여 상기 제 2 증폭 수단의 오프셋 전압을 보상하기 위한 제 2 보상 수단;을 구비하는 제 1 입출력 센스 앰프를 포함한다.
또한 본 발명에 따른 반도체 메모리의 입출력 센스 앰프는 상기 입출력 센스 앰프 인에이블 신호에 응답하여, 상기 제 1 입출력 센스 앰프의 소정 라인을 프리차지 시키는 제 1 프리차지 수단; 상기 입출력 센스 앰프 인에이블 신호에 응답하여, 상기 제 1 출력 단 및 상기 제 2 출력 단을 프리차지 시키는 제 2 프리차지 수단; 및 상기 제 1 출력 단 및 상기 제 2 출력 단의 신호를 입력받아 비교한 결과를 증폭시켜 글로벌 입출력 라인에 출력하는 제 2 입출력 센스 앰프를 추가로 포함한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리의 입출력 센스 앰프를 설명하면 다음과 같다.
도 1은 본 발명에 따른 반도체 메모리의 입출력 센스 앰프를 나타내는 블록도이다.
본 발명에 따른 반도체 메모리의 입출력 센스 앰프는 입출력 센스 앰프 인에이블 신호(IOSAEN)에 응답하여 구동되고, 로컬 입출력 신호(LIO) 및 로컬 입출력 반전 신호(LIO)를 입력받아 센싱(sensing) 및 증폭시키는 제 1 입출력 센스 앰프(100); 상기 제 1 입출력 센스 앰프(100)의 소정 라인을 프리차지(precharge) 시키는 제 1 프리차지부(200); 상기 제 1 입출력 센스 앰프(100)의 출력 단(DO, DOB)을 프리차지 시키는 제 2 프리차지부(300); 및 상기 제 1 입출력 센스 앰프(100)의 출력 단(DO, DOB)의 신호를 입력받아 센싱 및 증폭시켜 글로벌 입출력 라인(GIO Line)에 출력하는 제 2 입출력 센스 앰프(400);로 구성된다.
상기 로컬 입출력 신호(LIO) 및 상기 로컬 입출력 반전 신호(LIOB)는 메모리 코어(CORE)에 구비되는 센스 앰프(sense amplifier)에서 1 차 센싱 되어 나온 로컬 입출력 라인(LIO Line)의 신호이다. 상기 신호(LIO, LIOB)는 코어전압(VCORE) 레벨로 프리차지(precharge) 되어 있다가 동작하며, 상기 로컬 입출력 신호(LIO) 및 로컬 입출력 반전 신호(LIOB)가 어느 정도 레벨 차이를 가지게 되면 상기 입출력 센스 앰프 인에이블 신호(IOSAEN)가 하이 레벨로 활성화 된다.
상기 제 1 입출력 센스 앰프(100)는 차동 증폭기 형태로 구성되며, 상기 로컬 입출력 신호(LIO) 및 상기 로컬 입출력 반전 신호(LIOB)를 입력받아 센 싱(sensing) 및 증폭하여 상기 출력 단(D0,DOB)에 신호를 출력하고, 상기 제 2 입출력 센스 앰프(400)는 상기 제 1 입출력 센스 앰프(100)에 의해 증폭된 상기 출력 단(D0,DOB)의 신호를 다시 한번 증폭시켜 입력되는 입력 신호(LIO, LIOB)의 정확한 값을 상기 글로벌 입출력 라인(GIO Line)으로 출력하는 역할을 한다.
상기 제 1 프리차지부(200) 및 상기 제 2 프리차지부(300)는 상기 제 1 입출력 센스 앰프(100)가 활성화 되면 비활성화 되고, 상기 제 1 입출력 센스 앰프(100)가 비활성화 되면 활성화 되어 상기 제 1 입출력 센스 앰프(100)의 소정의 라인 및 상기 제 1 입출력 센스 앰프의 출력 단(DO, DOB)를 프리차지 시킨다.
도 2는 본 발명에 따른 반도체 메모리의 입출력 센스 앰프를 나타내는 회로도이다.
도 2에 도시된 바와 같이, 상기 제 1 입출력 센스 앰프(100)는 상기 입출력 센스 앰프 인에이블 신호(IOSAEN)에 응답하여 구동되고, 상기 로컬 입출력 신호(LIO) 및 상기 로컬 입출력 반전 신호(LIOB)를 입력받아 비교한 결과를 증폭시켜 상기 제 2 출력 단(D0B)에 출력시키는 제 1 증폭부(110); 상기 로컬 입출력 신호(LIO) 및 상기 로컬 입출력 반전 신호(LIOB)에 응답하여 상기 제 1 증폭부(110)의 오프셋 전압을 보상하기 위한 제 1 보상부(130); 상기 입출력 센스 앰프 인에이블 신호(IOSAEN)에 응답하여 구동되고, 상기 로컬 입출력 신호(LIO) 및 상기 로컬 입출력 반전 신호(LIOB)를 입력받아 비교한 결과를 증폭시켜 제 1 출력 단(D0)에 출력시키는 제 2 증폭부(150); 및 상기 로컬 입출력 신호(LIO) 및 상기 로컬 입출력 반전 신호(LIOB)에 응답하여 상기 제 2 증폭부(150)의 오프셋 전압을 보상하기 위한 제 2 보상부(170)로 구성된다.
상기 제 1 프리차지부(200)는 상기 입출력 센스 앰프 인에이블 신호(IOSAEN)를 게이트 단에 입력받고, 소스 단이 외부 전원(VDD)에 연결되는 제 1 피모스(PMOS) 트랜지스터(P1)와 제 3 피모스 트랜지스터(P3) 및 게이트 단이 상기 입출력 센스 앰프 인에이블 신호(IOSAEN)를 입력받고 소스 단 및 드레인 단이 상기 제 1 피모스 트랜지스터(P1)와 상기 제 3 피모스 트랜지스터(P3)의 드레인 단에 각각 연결되는 제 2 피모스 트랜지스터(P2)로 구성된다.
상기 제 1 피모스 트랜지스터(P1)와 상기 제 2 피모스 트랜지스터(P2)가 연결된 접속 단은 제 1 노드(node1)에 연결되고, 상기 제 2 피모스 트랜지스터(P2)와 상기 제 3 피모스 트랜지스터(P3)가 연결된 접속 단은 제 2 노드(node2))에 연결된다.
상기 제 2 프리차지부(300)는 상기 입출력 센스 앰프 인에이블 신호(IOSAEN)를 게이트 단에 입력받고, 소스 단이 상기 외부 전원(VDD)에 연결되는 제 4 피모스 트랜지스터(P4)와 제 6 피모스 트랜지스터(P6) 및 게이트 단이 상기 입출력 센스 앰프 인에이블 신호(IOSAEN)를 입력받고 소스 단 및 드레인 단이 상기 제 4 피모스 트랜지스터(P4)와 상기 제 6 피모스 트랜지스터(P6)의 드레인 단에 각각 연결되는 제 5 피모스 트랜지스터(P5)로 구성된다.
상기 제 4 피모스 트랜지스터(P4)와 상기 제 5 피모스 트랜지스터(P5)가 연결된 접속 단은 상기 제 1 출력 단(D0)에 연결되고, 상기 제 5 피모스 트랜지스터(P5)와 상기 제 6 피모스 트랜지스터(P6)가 연결된 접속 단은 제 2 출력 단(D0B) 에 연결된다.
상기 제 1 증폭부(110)는 차동 증폭기 형태로 구성되며, 소스 단이 상기 외부 전원(VDD)에 연결되고 드레인 단 및 게이트 단이 상기 제 2 노드(node2)에 공통 연결되는 제 7 피모스 트랜지스터(P7), 소스 단이 상기 외부 전원(VDD)에 연결되고 게이트 단이 상기 제 7 피모스 트랜지스터(P7)의 게이트 단에 연결되며 드레인 단이 상기 제 2 출력 단(D0B)에 연결되는 제 8 피모스 트랜지스터(P8), 게이트 단이 상기 로컬 입출력 반전 신호(LIOB)를 입력받고 드레인 단이 상기 제 2 노드(node2)에 연결되는 제 1 엔모스(NMOS) 트랜지스터(N1), 게이트 단이 상기 로컬 입출력 신호(LIO)를 입력 받고 드레인 단이 상기 제 2 출력 단(D0B)과 연결되며 소스 단이 상기 제 1 엔모스 트랜지스터(N1)의 소스 단과 연결되는 제 2 엔모스 트랜재스터(N2) 및 게이트 단이 상기 입출력 센스 앰프 인에이블 신호(IOSAEN)를 입력받고 드레인 단이 상기 제 1 엔모스 트랜지스터(N1)의 소스 단과 연결되며 소스 단이 접지 전원(VSS)과 연결되는 제 3 엔모스 트랜지스터(N3)로 구성된다.
상기 제 1 보상부(130)는 게이트 단이 상기 로컬 입출력 반전 신호(LIOB)를 입력받고 소스 단이 상기 외부 전원(VDD)에 연결되며 드레인 단이 상기 제 2 노드(node2)에 연결되는 제 9 피모스 트랜지스터(P9) 및 게이트 단이 상기 로컬 입출력 신호(LIO)를 입력받고 소스 단이 상기 외부 전원(VDD)에 연결되며 드레인 단이 상기 제 2 출력 단(D0B)과 연결되는 제 10 피모스 트랜지스터(P10)로 구성된다.
상기 제 2 증폭부(150)는 차동 증폭기 형태로 구성되며, 소스 단이 상기 외부 전원(VDD)에 연결되고 드레인 단 및 게이트 단이 상기 제 1 노드(node1)에 공통 연결되는 제 11 피모스 트랜지스터(P11), 소스 단이 상기 외부 전원(VDD)에 연결되고 게이트 단이 상기 제 11 피모스 트랜지스터(P11)의 게이트 단에 연결되며 드레인 단이 상기 제 1 출력 단(D0)에 연결되는 제 12 피모스 트랜지스터(P12), 게이트 단이 상기 로컬 입출력 신호(LIO)를 입력받고 드레인 단이 상기 제 1 노드(node1)와 연결되는 제 4 엔모스 트랜지스터(N4), 게이트 단이 상기 로컬 입출력 반전 신호(LIOB)를 입력 받고 드레인 단이 상기 제 1 출력 단(D0)과 연결되며 소스 단이 상기 제 4 엔모스 트랜지스터(N4)의 소스 단과 연결되는 제 5 엔모스 트랜지스터(N5) 및 게이트 단이 상기 입출력 센스 앰프 인에이블 신호(IOSAEN)를 입력받고 드레인 단이 상기 제 4 엔모스 트랜지스터(N4)의 소스 단과 연결되며 소스 단이 상기 접지 전원(VSS)과 연결되는 제 6 엔모스 트랜지스터(N6)로 구성된다.
상기 제 2 보상부(170)는 게이트 단이 상기 로컬 입출력 신호(LIO)를 입력받고 소스 단이 상기 외부 전원(VDD)에 연결되며 드레인 단이 상기 제 1 노드(node1)에 연결되는 제 13 피모스 트랜지스터(P13) 및 게이트 단이 상기 로컬 입출력 반전 신호(LIOB)를 입력받고 소스 단이 상기 외부 전원(VDD)에 연결되며 드레인 단이 상기 제 1 출력 단(D0)과 연결되는 제 14 피모스 트랜지스터(P14)로 구성된다.
도 1 및 도 2를 참조하여 본 발명에 따른 반도체 메모리의 입출력 센스 앰프의 동작을 설명하면 다음과 같다.
상기 입출력 센스 앰프 인에이블 신호(IOSAEN)가 로우 레벨일 때 상기 제 1 및 상기 제 2 프리차지부(200, 300)가 활성화 되어, 상기 제 1 노드(node1)와 상기 제 2 노드(node2) 및 상기 제 1 출력 단(D0) 및 상기 제 2 출력 단(D0B)을 상기 외 부 전원(VDD)의 레벨로 프리차지(precharge) 시킨다. 이후 상기 입출력 센스 앰프 인에이블 신호(IOSAEN)가 하이 레벨로 활성화 되면 상기 제 3 엔모스 트랜지스터(N3) 및 상기 제 6 엔모스 트랜지스터(N6)가 턴-온(turn-on)되어 상기 제 1 증폭부(110) 및 상기 제 2 증폭부(150)를 구동시켜 상기 제 1 입출력 센스 앰프(100)에 입력되는 신호(LIO, LIOB)의 센싱(sensing) 및 증폭 동작을 시작하게 된다.
상기 입출력 센스 앰프 인에이블 신호(IOSAEN)가 하이 레벨로 활성화 될 때, 상기 로컬 입출력 신호(LIO)는 로우 레벨로 입력되고 상기 로컬 입출력 반전 신호(LIOB)는 하이 레벨로 입력된다고 가정하여 설명하면 다음과 같다.
상기 제 1 증폭부(110)에서 상기 제 1 엔모스 트랜지스터(N1)를 통해 상기 접지 전원(VSS)으로 흐르는 전류가 상기 제 2 엔모스 트랜지스터(N2)를 통해 상기 접지 전원(VSS)으로 흐르는 전류보다 많기 때문에 상기 제 2 노드(node2)는 로우 레벨이 되고 상기 제 2 출력 단(DOB)은 하이 레벨이 된다. 이와 동시에 상기 제 1 보상부(130)에 구비되는 상기 제 10 피모스 트랜지스터(P10)가 턴-온(turn-on) 되어 상기 외부 전원(VDD)이 상기 제 2 출력 단(DOB)으로 공급되기 때문에 상기 제 2 출력 단(DOB)은 빠른 속도로 하이 레벨 상태가 된다. 즉, 상기 제 1 엔모스 트랜지스터(N1) 및 상기 제 2 엔모스 트랜지스터(N2)에만 의존하여 상기 로컬 입출력 신호(LIO) 및 상기 로컬 입출력 반전 신호(LIOB)의 레벨을 비교하여 증폭하는 것이 아니라 상기 제 1 보상부(130)에 구비되는 상기 제 9 피모스 트랜지스터(P9) 및 상기 제 10 피모스 트랜지스터(P10)도 상기 로컬 입출력 신호(LIO) 및 상기 로컬 입출력 반전 신호(LIOB)에 응답하여 동시에 동작함으로써 상기 제 1 엔모스 트랜지스 터(N1) 및 상기 제 2 엔모스 트랜지스터(N2)의 오프셋 전압(offset voltage)을 보상할 수 있으며, 상기 외부 전원(VDD)에서 인가되는 전압에 의해 상기 제 1 증폭부(110)의 동작 스피드를 빠르게 할 수 있다.
또한, 상기 제 2 증폭부(150)에서 상기 제 5 엔모스 트랜지스터(N5)를 통해 상기 접지 전원(VSS)으로 흐르는 전류가 상기 제 4 엔모스 트랜지스터(N4)를 통해 상기 접지 전원(VSS)으로 흐르는 전류보다 많기 때문에 상기 제 1 출력 단(D0)은 로우 레벨이 되고 상기 제 1 노드(node1)는 하이 레벨이 된다. 이와 동시에 상기 제 2 보상부(170)에 구비되는 상기 제 13 피모스 트랜지스터(P13)가 턴-온(turn-on) 되어 상기 외부 전원(VDD)이 상기 제 1 노드(node1)로 인가되어 상기 제 1 노드(node1)를 빠른 속도로 하이 레벨 상태로 만들고, 상기 제 12 피모스 트랜지스터(P12)를 턴-오프(turn-off) 시킴으로써 상기 제 1 출력 단(D0)이 로우 레벨로 천이 하는 것을 돕게 된다. 즉, 상기 제 4 엔모스 트랜지스터(N4) 및 상기 제 5 엔모스 트랜지스터(N5)에만 의존하여 상기 로컬 입출력 신호(LIO) 및 상기 로컬 입출력 반전 신호(LIOB)의 레벨을 비교하여 출력하는 것이 아니라 상기 제 2 보상부(170)에 구비되는 상기 제 13 피모스 트랜지스터(P13) 및 상기 제 14 피모스 트랜지스터(P14)도 상기 로컬 입출력 신호(LIO) 및 상기 로컬 입출력 반전 신호(LIOB)에 응답하여 동작함으로써 상기 제 4 엔모스 트랜지스터(N4) 및 상기 제 5 엔모스 트랜지스터(N5)의 오프셋 전압(offset voltage)을 보상할 수 있으며, 상기 외부 전원(VDD)에서 인가되는 전압에 의해 상기 제 2 증폭부(150)의 동작 스피드를 빠르게 할 수 있다.
상기 로컬 입출력 신호(LIO) 및 상기 로컬 입출력 반전 신호(LIOB)가 상기 제 1 입출력 센스 앰프(100)에 의해 증폭되어 상기 제 1 출력 단(D0) 및 상기 제 2 출력 단(D0B)에 출력되면, 상기 제 2 입출력 센스 앰프(400)가 이를 다시 증폭 시켜 상기 글로벌 입출력 라인(GIO Line)으로 출력한다.
도 3은 본 발명에 따른 반도체 메모리의 입출력 센스 앰프의 동작을 나타내는 타이밍도이다.
도 3에 도시된 바와 같이, 본 발명에 따른 반도체 메모리의 입출력 센스 앰프는 상기 입출력 센스 앰프 인에이블 신호(IOSAEN)가 활성화 되면 상기 로컬 입출력 신호(LIO) 및 상기 로컬 입출력 반전 신호(LIOB)에 응답하여 상기 제 2 출력 단(D0B)의 레벨을 빠르게 천이 시킨다.
도 3에 도시된 A는 종래의 입출력 센스 앰프에서 상기 제 2 출력 단(D0B)이 천이 하는 시간을 나타내고, B는 본 발명에 따른 입출력 센스 앰프에서 상기 제 2 출력 단(D0B)이 천이 하여 완료되는 시간을 나타내며, 본 발명에 따른 입출력 센스 앰프의 동작이 종래보다 빠르게 수행되는 것을 알 수 있다.
상기 설명한 바와 같이, 본 발명에 따른 반도체 메모리의 입출력 센스 앰프는 상기 로컬 입출력 신호(LIO) 및 상기 로컬 입출력 반전 신호(LIOB)의 센싱 및 증폭 동작을 두 개의 엔모스 트랜지스터(N1,N2 또는 N3,N4) 외에도 상기 두 개의 엔모스 트랜지스터(N1,N2 또는 N3,N4)의 오프셋 전압(offset voltage)을 보상하고 스피드를 개선시키기 위해, 상기 로컬 입출력 신호(LIO) 및 상기 로컬 입출력 반전 신호(LIOB)에 응답하는 피모스 트랜지스터(P9, P10 및 P13, P14)를 추가로 구비함 으로써, 종래의 오프셋 전압(offset voltage)에 의한 오 동작을 감소시키고 메모리의 스피드를 향상시킬 수 있다.
본 발명에 따른 반도체 메모리의 입출력 센스 앰프는 종래의 입출력 센스 앰프의 차동 증폭기에 구비되는 엔모스 트랜지스터의 오프셋 전압을 보상하기 위한 피모스 트랜지스터를 추가로 구비함으로써 입출력 센스 앰프의 오프셋 이뮤너티(immunity) 및 센싱 스피드(sensing speed)를 개선시킬 수 있는 효과를 수반한다.

Claims (14)

  1. 입출력 센스 앰프 인에이블 신호에 응답하여 구동되고, 로컬 입출력 신호 및 로컬 입출력 반전 신호를 입력받아 비교한 결과를 증폭시켜 제 1 출력 단에 출력시키는 제 1 증폭 수단;
    상기 로컬 입출력 신호 및 상기 로컬 입출력 반전 신호에 응답하여 상기 제 1 증폭 수단의 오프셋 전압을 보상하기 위한 제 1 보상 수단;
    상기 입출력 센스 앰프 인에이블 신호에 응답하여 구동되고, 상기 로컬 입출력 신호 및 상기 로컬 입출력 반전 신호를 입력받아 비교한 결과를 증폭시켜 제 2 출력 단에 출력시키는 제 2 증폭 수단; 및
    상기 로컬 입출력 신호 및 상기 로컬 입출력 반전 신호에 응답하여 상기 제 2 증폭 수단의 오프셋 전압을 보상하기 위한 제 2 보상 수단;을 구비하는 제 1 입출력 센스 앰프를 포함하는 것을 특징으로 하는 반도체 메모리의 입출력 센스 앰프.
  2. 제 1 항에 있어서,
    상기 입출력 센스 앰프 인에이블 신호에 응답하여, 상기 제 1 입출력 센스 앰프의 소정 라인을 프리차지 시키는 제 1 프리차지 수단;
    상기 입출력 센스 앰프 인에이블 신호에 응답하여, 상기 제 1 출력 단 및 상기 제 2 출력 단을 프리차지 시키는 제 2 프리차지 수단; 및
    상기 제 1 출력 단 및 상기 제 2 출력 단의 신호를 입력받아 비교한 결과를 증폭시켜 글로벌 입출력 라인에 출력하는 제 2 입출력 센스 앰프를 추가로 포함하는 것을 특징으로 하는 반도체 메모리의 입출력 센스 앰프.
  3. 제 2 항에 있어서,
    상기 제 1 증폭 수단은 차동 증폭기임을 특징으로 하는 반도체 메모리의 입출력 센스 앰프.
  4. 제 3 항에 있어서,
    상기 제 2 증폭 수단은 차동 증폭기임을 특징으로 하는 반도체 메모리의 입출력 센스 앰프.
  5. 제 4 항에 있어서,
    상기 제 1 증폭부는,
    소스 단이 상기 외부 전원에 연결되고 드레인 단 및 게이트 단이 제 1 노드에 공통 연결되는 제 1 피모스 트랜지스터, 소스 단이 상기 외부 전원에 연결되고 게이트 단이 상기 제 1 피모스 트랜지스터의 게이트 단에 연결되며 드레인 단이 상기 제 1 출력 단에 연결되는 제 2 피모스 트랜지스터, 게이트 단이 상기 로컬 입출력 반전 신호를 입력받고 드레인 단이 상기 제 1 노드와 연결되는 제 1 엔모스 트랜지스터, 게이트 단이 상기 로컬 입출력 신호를 입력 받고 드레인 단이 상기 제 1 출력 단과 연결되며 소스 단이 상기 제 1 엔모스 트랜지스터의 소스 단과 연결되는 제 2 엔모스 트랜지스터 및 게이트 단이 상기 입출력 센스 앰프 인에이블 신호를 입력받고 드레인 단이 상기 제 1 엔모스 트랜지스터의 소스 단과 연결되며 소스 단이 접지 전원과 연결되는 제 3 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 입출력 센스 앰프.
  6. 제 5 항에 있어서,
    상기 제 2 증폭부는,
    소스 단이 상기 외부 전원에 연결되고 드레인 단 및 게이트 단이 제 2 노드에 공통 연결되는 제 3 피모스 트랜지스터, 소스 단이 상기 외부 전원에 연결되고 게이트 단이 상기 제 3 피모스 트랜지스터의 게이트 단에 연결되며 드레인 단이 상기 제 2 출력 단에 연결되는 제 4 피모스 트랜지스터, 게이트 단이 상기 로컬 입출력 신호를 입력받고 드레인 단이 상기 제 2 노드와 연결되는 제 4 엔모스 트랜지스터, 게이트 단이 상기 로컬 입출력 반전 신호를 입력 받고 드레인 단이 상기 제 2 출력 단과 연결되며 소스 단이 상기 제 4 엔모스 트랜지스터의 소스 단과 연결되는 제 5 엔모스 트랜지스터 및 게이트 단이 상기 입출력 센스 앰프 인에이블 신호를 입력받고 드레인 단이 상기 제 4 엔모스 트랜지스터의 소스 단과 연결되며 소스 단이 상기 접지 전원과 연결되는 제 6 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 입출력 센스 앰프.
  7. 제 6 항에 있어서,
    상기 제 1 보상 수단은,
    게이트 단이 상기 로컬 입출력 반전 신호를 입력받고 소스 단이 상기 외부 전원에 연결되며 드레인 단이 상기 제 1 노드에 연결되는 제 5 피모스 트랜지스터 및 게이트 단이 상기 로컬 입출력 신호를 입력받고 소스 단이 상기 외부 전원에 연결되며 드레인 단이 상기 제 1 출력 단과 연결되는 제 6 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 입출력 센스 앰프.
  8. 제 7 항에 있어서,
    상기 제 2 보상 수단은,
    게이트 단이 상기 로컬 입출력 신호를 입력받고 소스 단이 상기 외부 전원에 연결되며 드레인 단이 상기 제 2 노드에 연결되는 제 7 피모스 트랜지스터 및 게이트 단이 상기 로컬 입출력 반전 신호를 입력받고 소스 단이 상기 외부 전원에 연결되며 드레인 단이 상기 제 2 출력 단과 연결되는 제 8 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 입출력 센스 앰프.
  9. 제 8 항에 있어서,
    상기 제 1 프리차지 수단은,
    게이트 단이 상기 입출력 센스 앰프 인에이블 신호를 입력받고 소스 단이 외부 전원에 연결되는 제 9 피모스 트랜지스터와 제 11 피모스 트랜지스터 및 게이트 단이 상기 입출력 센스 앰프 인에이블 신호를 입력받고 소스 단 및 드레인 단이 상기 제 9 피모스 트랜지스터와 상기 제 11 피모스 트랜지스터의 드레인 단에 각각 연결되는 제 10 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 입출력 센스 앰프.
  10. 제 9 항에 있어서,
    상기 제 2 프리차지 수단은,
    게이트 단이 상기 입출력 센스 앰프 인에이블 신호를 입력받고 소스 단이 상기 외부 전원에 연결되는 제 12 피모스 트랜지스터와 제 14 피모스 트랜지스터 및 게이트 단이 상기 입출력 센스 앰프 인에이블 신호를 입력받고 소스 단 및 드레인 단이 상기 제 12 피모스 트랜지스터와 상기 제 14 피모스 트랜지스터의 드레인 단에 각각 연결되는 제 13 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 입출력 센스 앰프.
  11. 제 10 항에 있어서,
    상기 제 9 피모스 트랜지스터 및 상기 제 10 피모스 트랜지스터의 접속 단이 상기 제 1 노드와 연결되는 것을 특징으로 하는 반도체 메모리의 입출력 센스 앰프.
  12. 제 11 항에 있어서,
    상기 제 10 피모스 트랜지스터 및 제 11 피모스 트랜지스터의 접속 단이 상기 제 2 노드와 연결되는 것을 특징으로 하는 반도체 메모리의 입출력 센스 앰프.
  13. 제 12 항에 있어서,
    상기 제 12 피모스 트랜지스터 및 상기 제 13 피모스 트랜지스터의 접속 단이 상기 제 1 출력 단과 연결되는 것을 특징으로 하는 반도체 메모리의 입출력 센스 앰프.
  14. 제 13 항에 있어서,
    상기 제 13 피모스 트랜지스터 및 상기 제 14 피모스 트랜지스터의 접속 단이 상기 제 2 출력 단과 연결되는 것을 특징으로 하는 반도체 메모리의 입출력 센스 앰프.
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* Cited by examiner, † Cited by third party
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