JPH0612870A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0612870A JPH0612870A JP4058487A JP5848792A JPH0612870A JP H0612870 A JPH0612870 A JP H0612870A JP 4058487 A JP4058487 A JP 4058487A JP 5848792 A JP5848792 A JP 5848792A JP H0612870 A JPH0612870 A JP H0612870A
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- output
- sense amplifier
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Abstract
(57)【要約】
【目的】 電源ノイズで誤動作せず、メインデータライ
ンが中間電位にあるときに貫通電流が流れて消費電力が
増すことを防止した半導体記憶装置を提供すること。 【構成】 本実施例は、遅延回路１４の出力側に、遅延
回路１４の出力とイコライズ信号１３０と逆相の信号１
４０によって、スイッチ１２を制御するＮＡＮＤ回路２
０とインバータ５Ａによって構成される制御回路を設け
ている。ＮＡＮＤ回路２０は、遅延されたセンスアンプ
活性化信号１２０と逆相信号１４０を入力し、これら信
号がいずれも“Ｈ”のときに“Ｌ”レベルの信号を出力
する。また、インバータ５ＡはＮＡＮＤ回路２０が
“Ｈ”を出力するとトランジスタＴ８に“Ｌ”を出力す
る。したがって、イコライズ信号が発生している時に
は、スイッチ１２を構成するトランジスタＴ８，Ｔ９が
いずれもオンされず、ノード１１２とメインデータライ
ン２００とが非導通となる。
ンが中間電位にあるときに貫通電流が流れて消費電力が
増すことを防止した半導体記憶装置を提供すること。 【構成】 本実施例は、遅延回路１４の出力側に、遅延
回路１４の出力とイコライズ信号１３０と逆相の信号１
４０によって、スイッチ１２を制御するＮＡＮＤ回路２
０とインバータ５Ａによって構成される制御回路を設け
ている。ＮＡＮＤ回路２０は、遅延されたセンスアンプ
活性化信号１２０と逆相信号１４０を入力し、これら信
号がいずれも“Ｈ”のときに“Ｌ”レベルの信号を出力
する。また、インバータ５ＡはＮＡＮＤ回路２０が
“Ｈ”を出力するとトランジスタＴ８に“Ｌ”を出力す
る。したがって、イコライズ信号が発生している時に
は、スイッチ１２を構成するトランジスタＴ８，Ｔ９が
いずれもオンされず、ノード１１２とメインデータライ
ン２００とが非導通となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置、特にた
とえばワンショットパルスによりデータの読出を行う半
導体記憶装置に関する。
とえばワンショットパルスによりデータの読出を行う半
導体記憶装置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置は、高集積化に伴
い、たとえばメモリセル等の小型化が進んでいる。特
に、スタティックＲＡＭ（ＳＲＡＭ）においては、集積
度を上げるため、フリップフロップを構成するドライバ
トランジスタが小さくなり、実質的なドライブ能力が低
下している。一方、負荷となるビットライン、データラ
インなどの浮遊容量は、大容量化により増加するので、
ビットライン、データラインなどの電圧変化が緩慢にな
り、読み出し速度が遅くなるという問題が発生してい
る。
い、たとえばメモリセル等の小型化が進んでいる。特
に、スタティックＲＡＭ（ＳＲＡＭ）においては、集積
度を上げるため、フリップフロップを構成するドライバ
トランジスタが小さくなり、実質的なドライブ能力が低
下している。一方、負荷となるビットライン、データラ
インなどの浮遊容量は、大容量化により増加するので、
ビットライン、データラインなどの電圧変化が緩慢にな
り、読み出し速度が遅くなるという問題が発生してい
る。
【０００３】このような問題を解決するため、読み出し
に当ってアドレスの変化を検出してワンショットパルス
を発生させ、それによりセンスアンプが動作する以前に
データラインを中間電位にし、その後センスアンプを動
作させることで、読み出し動作を高速化する回路が考え
られている。
に当ってアドレスの変化を検出してワンショットパルス
を発生させ、それによりセンスアンプが動作する以前に
データラインを中間電位にし、その後センスアンプを動
作させることで、読み出し動作を高速化する回路が考え
られている。
【０００４】一方、読み出し動作の際に出力バッファが
動作すると、ＧＮＤまたはＶCCに電源ノイズが発生す
る。ワンショットパルスによりデータラインを中間電位
にする回路では、このノイズによりワンショットパルス
が発生してデータラインを中間電位にするため、出力に
読み出しているデータと違うデータを出してしまうとい
う問題が発生する。これを解消するため、たとえばＩＳ
ＳＣＣ８７，“Ａ３５ｎｓ １Ｍｂ ＣＭＯＳ ＳＲＡ
Ｍ”，第２５８〜２５９頁には、高速ＳＲＡＭにおける
ノイズ対策が施された半導体記憶装置が提案されてい
る。
動作すると、ＧＮＤまたはＶCCに電源ノイズが発生す
る。ワンショットパルスによりデータラインを中間電位
にする回路では、このノイズによりワンショットパルス
が発生してデータラインを中間電位にするため、出力に
読み出しているデータと違うデータを出してしまうとい
う問題が発生する。これを解消するため、たとえばＩＳ
ＳＣＣ８７，“Ａ３５ｎｓ １Ｍｂ ＣＭＯＳ ＳＲＡ
Ｍ”，第２５８〜２５９頁には、高速ＳＲＡＭにおける
ノイズ対策が施された半導体記憶装置が提案されてい
る。
【０００５】図２はこの従来技術の回路図である。同図
において、トランジスタＴ１〜Ｔ１１はすべてエンハン
スメント型のＭＯＳトランジスタであり、矢印がゲート
側を向いているものはＮタイプを、外側を向いているも
のはＰタイプをそれぞれ示している。
において、トランジスタＴ１〜Ｔ１１はすべてエンハン
スメント型のＭＯＳトランジスタであり、矢印がゲート
側を向いているものはＮタイプを、外側を向いているも
のはＰタイプをそれぞれ示している。
【０００６】また、図中の符号１Ａ, ２Ａ, ３Ａ, ４Ａ
はインバータを、符号１０１，１０２はデータライン
を、符号２００はメインデータバスラインを、符号１２
０はセンスアンプ活性化信号のラインを、符号１３０は
イコライズ信号のラインをそれぞれ示している。
はインバータを、符号１０１，１０２はデータライン
を、符号２００はメインデータバスラインを、符号１２
０はセンスアンプ活性化信号のラインを、符号１３０は
イコライズ信号のラインをそれぞれ示している。
【０００７】また、トランジスタＴ１, Ｔ２, Ｔ３, Ｔ
４, Ｔ５, Ｔ６はセンスアンプ１０を構成しているトラ
ンジスタであり、トランジスタＴ７はイコライズ信号１
３０によりインバータ１Ａの出力を中間電位にするトラ
ンジスタである。トランジスタＴ８, Ｔ９は、インバー
タ１Ａとメインデータバス２００をつなぐ選択スイッチ
１２を構成しているトランジスタである。トランジスタ
Ｔ１０, Ｔ１１は出力バッファ１６を駆動するトランジ
スタである。
４, Ｔ５, Ｔ６はセンスアンプ１０を構成しているトラ
ンジスタであり、トランジスタＴ７はイコライズ信号１
３０によりインバータ１Ａの出力を中間電位にするトラ
ンジスタである。トランジスタＴ８, Ｔ９は、インバー
タ１Ａとメインデータバス２００をつなぐ選択スイッチ
１２を構成しているトランジスタである。トランジスタ
Ｔ１０, Ｔ１１は出力バッファ１６を駆動するトランジ
スタである。
【０００８】次に、この様に構成された従来技術の動作
を説明する。
を説明する。
【０００９】センスアンプ活性化信号１２０およびイコ
ライズ信号１３０は、初期状態では“Ｌ”レベルであ
る。この状態からアドレスの変化が起こると、ＡＴＤ信
号（Adress Transition Detector) により、センスアン
プ活性化信号１２０およびイコライズ信号１３０が発生
する。そして、このイコライズ信号１３０により、イン
バータ１Ａの入力と出力がショートし、センスアンプ活
性化信号の遅延出力が遅延回路１４よりスイッチ１２に
出力されることにより、ノード１１２とメインデータラ
イン２００が中間電位になる。このようにして、読み出
しに当たってワンショットパルスを発生させ、メインデ
ータライン２００を中間電位にする。
ライズ信号１３０は、初期状態では“Ｌ”レベルであ
る。この状態からアドレスの変化が起こると、ＡＴＤ信
号（Adress Transition Detector) により、センスアン
プ活性化信号１２０およびイコライズ信号１３０が発生
する。そして、このイコライズ信号１３０により、イン
バータ１Ａの入力と出力がショートし、センスアンプ活
性化信号の遅延出力が遅延回路１４よりスイッチ１２に
出力されることにより、ノード１１２とメインデータラ
イン２００が中間電位になる。このようにして、読み出
しに当たってワンショットパルスを発生させ、メインデ
ータライン２００を中間電位にする。
【００１０】この後、イコライズパルス１３０が“Ｌ”
になると、センスアンプ１０で増幅されたデータライン
１０１，１０２の信号が、インバータ１Ａに伝えられ
る。この時、インバータ１Ａの入力電位は中間電位にあ
るため、インバータ１Ａは増幅度の大きい電位にあり、
ここでもセンスアンプ出力を高速に増幅する。
になると、センスアンプ１０で増幅されたデータライン
１０１，１０２の信号が、インバータ１Ａに伝えられ
る。この時、インバータ１Ａの入力電位は中間電位にあ
るため、インバータ１Ａは増幅度の大きい電位にあり、
ここでもセンスアンプ出力を高速に増幅する。
【００１１】一方、この時トランジスタＴ８, Ｔ９で構
成されるスイッチ１２は、遅延回路１４を介してセンス
アンプ活性化信号１２０を入力し、すでにオンされてい
る。したがって、メインデータバス２００の電位はイン
バータ１Ａの出力により、中間電位からデータラインの
データにより、“Ｈ”か“Ｌ”レベルへ急速に変化す
る。さらに、このメインデータライン２００のデータは
インバータ３Ａ, ４Ａ,トランジスタＴ１０, Ｔ１１を
通して出力バッファ１６へ伝えられる。
成されるスイッチ１２は、遅延回路１４を介してセンス
アンプ活性化信号１２０を入力し、すでにオンされてい
る。したがって、メインデータバス２００の電位はイン
バータ１Ａの出力により、中間電位からデータラインの
データにより、“Ｈ”か“Ｌ”レベルへ急速に変化す
る。さらに、このメインデータライン２００のデータは
インバータ３Ａ, ４Ａ,トランジスタＴ１０, Ｔ１１を
通して出力バッファ１６へ伝えられる。
【００１２】このようにして、出力バッファ１６により
出力が変化すると、ＧＮＤかＶccにノイズが発生する。
この電源ノイズにより、メモリの入力バッファ１６が誤
動作すると、イコライズ信号１３０およびセンスアンプ
活性化信号１２０が発生し、メインデータライン２００
を瞬間的に中間電位にする。
出力が変化すると、ＧＮＤかＶccにノイズが発生する。
この電源ノイズにより、メモリの入力バッファ１６が誤
動作すると、イコライズ信号１３０およびセンスアンプ
活性化信号１２０が発生し、メインデータライン２００
を瞬間的に中間電位にする。
【００１３】この中間電位レベルとインバータ３Ａ, ４
Ａのスレッショルドレベルの関係により、すでに出力さ
れているデータと違うデータを出力して誤動作を起こす
事がある。このため、この従来技術ではインバータ４Ａ
のスレッショルドレベルを高めに、インバータ３Ａのス
レッショルドレベルを低めになる様にインバータのＰＭ
ＯＳとＮＭＯＳのｇｍ比を変更している。
Ａのスレッショルドレベルの関係により、すでに出力さ
れているデータと違うデータを出力して誤動作を起こす
事がある。このため、この従来技術ではインバータ４Ａ
のスレッショルドレベルを高めに、インバータ３Ａのス
レッショルドレベルを低めになる様にインバータのＰＭ
ＯＳとＮＭＯＳのｇｍ比を変更している。
【００１４】このようにインバータ３Ａ，４Ａのスレッ
ショルドレベルを変更することで、瞬間的にメインデー
タライン２００が中間電位になった時でも、ノード１０
７は“Ｈ”レベル、ノード１０６は“Ｌ”レベルにな
り、トランジスタＴ１０, Ｔ１１は両方共オフとなる。
したがって、ノード１０８はすでに出力されているデー
タを保持する事になり、誤動作しなくなる。このように
図２に示した従来技術では、インバータ３Ａ，４Ａのス
レッショルドレベルを設定することで、出力が変化した
時の電源ノイズに対する耐性を上げている。
ショルドレベルを変更することで、瞬間的にメインデー
タライン２００が中間電位になった時でも、ノード１０
７は“Ｈ”レベル、ノード１０６は“Ｌ”レベルにな
り、トランジスタＴ１０, Ｔ１１は両方共オフとなる。
したがって、ノード１０８はすでに出力されているデー
タを保持する事になり、誤動作しなくなる。このように
図２に示した従来技術では、インバータ３Ａ，４Ａのス
レッショルドレベルを設定することで、出力が変化した
時の電源ノイズに対する耐性を上げている。
【００１５】
【発明が解決しようとする課題】しかしながらこのよう
な従来技術では、メインデータライン２００が中間電位
にある間、インバータ３Ａと４Ａに貫通電流が流れ消費
電力が大きくなるという欠点がある。このような消費電
力の増大は、多ビット出力にするほど大きくなるため、
半導体記憶装置の多ビット化において必ずしも適したも
のではなかった。
な従来技術では、メインデータライン２００が中間電位
にある間、インバータ３Ａと４Ａに貫通電流が流れ消費
電力が大きくなるという欠点がある。このような消費電
力の増大は、多ビット出力にするほど大きくなるため、
半導体記憶装置の多ビット化において必ずしも適したも
のではなかった。
【００１６】本発明はこのような従来技術の欠点を解消
し、電源ノイズで誤動作せず、メインデータラインが中
間電位にあるときに貫通電流が流れて消費電力が増すこ
とを防止した半導体記憶装置を提供することを目的とす
る。
し、電源ノイズで誤動作せず、メインデータラインが中
間電位にあるときに貫通電流が流れて消費電力が増すこ
とを防止した半導体記憶装置を提供することを目的とす
る。
【００１７】
【課題を解決するための手段】アドレス変化を検出して
ワンショットパルスを発生し、データラインを中間電位
にすることにより動作の高速化を行う半導体記憶装置
は、メモリアレイからの信号を受けてこの信号を増幅す
るセンスアンプと、イコライズ信号を受けてイコライズ
期間の間センスアンプの出力を中間電位にする中間電位
回路と、センスアンプの出力とデータラインとを導通す
る選択スイッチと、イコライズ信号と逆相の信号を受け
てこの逆相信号により選択スイッチの制御を行う制御回
路とを有する。
ワンショットパルスを発生し、データラインを中間電位
にすることにより動作の高速化を行う半導体記憶装置
は、メモリアレイからの信号を受けてこの信号を増幅す
るセンスアンプと、イコライズ信号を受けてイコライズ
期間の間センスアンプの出力を中間電位にする中間電位
回路と、センスアンプの出力とデータラインとを導通す
る選択スイッチと、イコライズ信号と逆相の信号を受け
てこの逆相信号により選択スイッチの制御を行う制御回
路とを有する。
【００１８】
【作用】本発明によれば、制御回路は中間電位回路がイ
コライズ信号を受けて中間電位にする期間、センスアン
プの出力とデータラインとが非導通になるように選択ス
イッチを制御する。
コライズ信号を受けて中間電位にする期間、センスアン
プの出力とデータラインとが非導通になるように選択ス
イッチを制御する。
【００１９】
【実施例】次に添付図面を参照して本発明による半導体
記憶装置の実施例を詳細に説明する。
記憶装置の実施例を詳細に説明する。
【００２０】図１は本発明による半導体記憶装置の実施
例を示す回路図であり、ここには本発明と直接関係のあ
るセンスアンプ部分の回路が示されている。なお、同図
において図２の従来技術と同じ構成要素には同一の符号
を付し、従来技術と重複する説明はここでは省略する。
例を示す回路図であり、ここには本発明と直接関係のあ
るセンスアンプ部分の回路が示されている。なお、同図
において図２の従来技術と同じ構成要素には同一の符号
を付し、従来技術と重複する説明はここでは省略する。
【００２１】本実施例は、遅延回路１４の出力側に、遅
延回路１４の出力とイコライズ信号１３０と逆相の信号
（以下、この信号を逆相信号と称す）１４０によって、
スイッチ１２を制御するＮＡＮＤ回路２０とインバータ
５Ａによって構成される制御回路を設けたことに特徴が
ある。
延回路１４の出力とイコライズ信号１３０と逆相の信号
（以下、この信号を逆相信号と称す）１４０によって、
スイッチ１２を制御するＮＡＮＤ回路２０とインバータ
５Ａによって構成される制御回路を設けたことに特徴が
ある。
【００２２】すなわち、ＮＡＮＤ回路２０は、遅延され
たセンスアンプ活性化信号１２０と逆相信号１４０を入
力し、これら信号がいずれも“Ｈ”のときに“Ｌ”レベ
ルの信号を出力する。したがってＮＡＮＤ回路２０は、
イコライズ期間中、センスアンプ活性化信号１２０の値
に関係無く、ＰＭＯＳトランジスタＴ９のゲートに
“Ｈ”を出力する。
たセンスアンプ活性化信号１２０と逆相信号１４０を入
力し、これら信号がいずれも“Ｈ”のときに“Ｌ”レベ
ルの信号を出力する。したがってＮＡＮＤ回路２０は、
イコライズ期間中、センスアンプ活性化信号１２０の値
に関係無く、ＰＭＯＳトランジスタＴ９のゲートに
“Ｈ”を出力する。
【００２３】また、出力側がＮＭＯＳトランジスタＴ８
のゲートに接続されたインバータ５Ａは、入力信号を反
転を行うため、ＮＡＮＤ回路２０が“Ｈ”を出力する
と、トランジスタＴ８に“Ｌ”を出力する。したがっ
て、イコライズ信号が発生している時には、スイッチ１
２を構成するトランジスタＴ８，Ｔ９がいずれもオンさ
れず、ノード１１２とメインデータライン２００とが非
導通となる。
のゲートに接続されたインバータ５Ａは、入力信号を反
転を行うため、ＮＡＮＤ回路２０が“Ｈ”を出力する
と、トランジスタＴ８に“Ｌ”を出力する。したがっ
て、イコライズ信号が発生している時には、スイッチ１
２を構成するトランジスタＴ８，Ｔ９がいずれもオンさ
れず、ノード１１２とメインデータライン２００とが非
導通となる。
【００２４】本実施例ではまた、データライン２００と
出力バッファ１６との間に、インバータ６Ａ，７Ａが直
列に接続され、これらインバータによりデータライン２
００の変化に応じた出力バッファの駆動が行われる。
出力バッファ１６との間に、インバータ６Ａ，７Ａが直
列に接続され、これらインバータによりデータライン２
００の変化に応じた出力バッファの駆動が行われる。
【００２５】次に本実施例における半導体記憶装置の動
作を説明する。初期状態では、センスアンプ活性化信号
１２０、イコライズ信号１３０は発生されておらず、こ
れらの信号線１２０，１３０はそれぞれ“Ｌ”レベルで
ある。アドレスが変化すると、ＡＴＤ信号によりセンス
アンプ活性化信号１２０、イコライズ信号１３０が発生
する。このイコライズ信号１３０によりトランジスタＴ
７のゲートが“Ｈ”レベルになってオンされるため、イ
ンバータ１Ａの入力と出力がショートしてノード１１２
は中間電位になる。
作を説明する。初期状態では、センスアンプ活性化信号
１２０、イコライズ信号１３０は発生されておらず、こ
れらの信号線１２０，１３０はそれぞれ“Ｌ”レベルで
ある。アドレスが変化すると、ＡＴＤ信号によりセンス
アンプ活性化信号１２０、イコライズ信号１３０が発生
する。このイコライズ信号１３０によりトランジスタＴ
７のゲートが“Ｈ”レベルになってオンされるため、イ
ンバータ１Ａの入力と出力がショートしてノード１１２
は中間電位になる。
【００２６】一方、センスアンプ活性化信号１２０は
“Ｈ”レベルにあるが、イコライズ期間中は逆相信号１
４０は“Ｌ”であるため、ＮＡＮＤ回路２０の出力は
“Ｈ”となる。したがって、選択スイッチ１２はオフと
なり、メインデータライン２００はハイインピーダンス
となって前のデータをイコライズ期間中保持する。
“Ｈ”レベルにあるが、イコライズ期間中は逆相信号１
４０は“Ｌ”であるため、ＮＡＮＤ回路２０の出力は
“Ｈ”となる。したがって、選択スイッチ１２はオフと
なり、メインデータライン２００はハイインピーダンス
となって前のデータをイコライズ期間中保持する。
【００２７】この後、イコライズが終ると、イコライズ
信号１３０が“Ｌ”となり、センスアンプ１０で増幅さ
れたデータライン１０１，１０２の信号がインバータ１
Ａに伝えられる。この時、インバータ１Ａの入力電位は
中間電位にあるため、インバータの増幅度の大きい所に
あり、ここでもセンスアンプ出力を高速に増幅する。ま
た、この時には逆相信号は“Ｈ”となっており、選択ス
イッチ１２はオンしているため、メインデータバス２０
０の電位は前のデータから新たなデータへと変化する。
信号１３０が“Ｌ”となり、センスアンプ１０で増幅さ
れたデータライン１０１，１０２の信号がインバータ１
Ａに伝えられる。この時、インバータ１Ａの入力電位は
中間電位にあるため、インバータの増幅度の大きい所に
あり、ここでもセンスアンプ出力を高速に増幅する。ま
た、この時には逆相信号は“Ｈ”となっており、選択ス
イッチ１２はオンしているため、メインデータバス２０
０の電位は前のデータから新たなデータへと変化する。
【００２８】さらにこのデータはインバータ３Ａ, ４Ａ
を通して出力バッファ１６へ伝えられる。こうして出力
バッファ１６の出力が変化すると、ＧＮＤかＶccにノイ
ズが発生する。この電源ノイズによりメモリの入力バッ
ファ１６が誤動作すると、イコライズ信号が発生する
が、すでに述べた様に本実施例ではイコライズ期間中
は、スイッチ１２がオフになりデータライン２００は前
のデータを保持する。このため、すでに出力されている
データと違うデータを出力して誤動作を起こす事はな
い。
を通して出力バッファ１６へ伝えられる。こうして出力
バッファ１６の出力が変化すると、ＧＮＤかＶccにノイ
ズが発生する。この電源ノイズによりメモリの入力バッ
ファ１６が誤動作すると、イコライズ信号が発生する
が、すでに述べた様に本実施例ではイコライズ期間中
は、スイッチ１２がオフになりデータライン２００は前
のデータを保持する。このため、すでに出力されている
データと違うデータを出力して誤動作を起こす事はな
い。
【００２９】このように本実施例では、出力が変化した
時の電源ノイズに対する耐性を上げることが可能であ
る。なお、本実施例はワンショットパルスを発生するこ
とによりデータラインを中間電位にする大容量のたとえ
ばＳＲＡＭ等の半導体記憶装置に適用することにより、
高速な読出しと低消費電力のメモリを実現することが出
来る。
時の電源ノイズに対する耐性を上げることが可能であ
る。なお、本実施例はワンショットパルスを発生するこ
とによりデータラインを中間電位にする大容量のたとえ
ばＳＲＡＭ等の半導体記憶装置に適用することにより、
高速な読出しと低消費電力のメモリを実現することが出
来る。
【００３０】
【発明の効果】このように本発明によれば、選択スイッ
チをイコライズ信号でコントロールすることにより、イ
コライズ期間中メインデータラインは前のデータを保持
することができる。すなわち本発明によれば、イコライ
ズ期間中、メインデータラインは中間電位でなく、ＶCC
かＧＮＤレベルになるため貫通電流が流れることがな
い。したがって、高速な読み出しを行えるとともに、従
来技術に較べて低消費電力の半導体記憶装置を提供する
ことが出来る。
チをイコライズ信号でコントロールすることにより、イ
コライズ期間中メインデータラインは前のデータを保持
することができる。すなわち本発明によれば、イコライ
ズ期間中、メインデータラインは中間電位でなく、ＶCC
かＧＮＤレベルになるため貫通電流が流れることがな
い。したがって、高速な読み出しを行えるとともに、従
来技術に較べて低消費電力の半導体記憶装置を提供する
ことが出来る。
【図１】本発明による半導体記憶装置の実施例を示す回
路図、
路図、
【図２】従来技術における半導体記憶装置の回路図であ
る。
る。
１０ センスアンプ １２ 選択スイッチ １４ 遅延回路 １６ バッファ ２０ ＮＡＮＤ回路 １Ａ〜７Ａ…インバータ Ｔ１〜Ｔ９…トランジスタ
Claims (1)
- 【請求項１】 アドレス変化を検出してワンショットパ
ルスを発生し、データラインを中間電位にすることによ
り動作の高速化を行う半導体記憶装置において、 メモリアレイからの信号を受け、この信号を増幅するセ
ンスアンプと、 イコライズ信号を受け、イコライズ期間の間前記センス
アンプの出力を中間電位にする中間電位回路と、 前記センスアンプの出力と前記データラインとを導通す
る選択スイッチと、 前記イコライズ信号と逆相の信号を受け、この逆相信号
により前記選択スイッチの制御を行う制御回路とを有
し、 前記制御回路は前記中間電位回路が前記イコライズ信号
を受けて中間電位にする期間、前記センスアンプの出力
と前記データラインとが非導通になるように前記選択ス
イッチを制御することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058487A JPH0612870A (ja) | 1992-03-16 | 1992-03-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058487A JPH0612870A (ja) | 1992-03-16 | 1992-03-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612870A true JPH0612870A (ja) | 1994-01-21 |
Family
ID=13085793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4058487A Pending JPH0612870A (ja) | 1992-03-16 | 1992-03-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612870A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08273365A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | 半導体記憶装置 |
| KR100615573B1 (ko) * | 1999-11-10 | 2006-08-25 | 삼성전자주식회사 | 반도체 메모리 장치 |
-
1992
- 1992-03-16 JP JP4058487A patent/JPH0612870A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08273365A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | 半導体記憶装置 |
| KR100615573B1 (ko) * | 1999-11-10 | 2006-08-25 | 삼성전자주식회사 | 반도체 메모리 장치 |
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