KR910006974A - 다출력 메모리 소자의 독출 제어회로 - Google Patents
다출력 메모리 소자의 독출 제어회로 Download PDFInfo
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 독출동작 블록도.
제4도는 본 발명에 따른 클럭발생기의 회로도.
제5도는 본 발명에 따른 전압판별기의 회로도.
Claims (8)
- 반도체 메모리 소자에 있어서, 어드레스신호로부터 파생된 ATD신호를 입력하여 소정의 펄스폭을 가진 제1클럭신호를 출력하는 제1클럭발생기(40)와, 전원전압과 소정의 기준전압을 비교하여 전원전압 레벨의 상태를 판별하는 전압판별기(60)와, 상기 ATD신호를 입력하고 상기 전압판별기(60)의 출력전압에 의해 제어되는 소정의 펄스폭을 가진 제2클럭신호를 출력하는 제2클럭발생기(50)와, 상기 제1클럭발생기(40)와 제2클럭발생기(50)에 의해 각각 제어되고 한쌍의 비트라인상의 전압차를 감지하여 증폭출력하는 다수개의 차동증폭기들을 각각 구성한 제1차동증폭기(10) 및 제2차동증폭부(20)와, 상기 제1 및 제2차동증폭부(10)(20)로부터 나오는 출력 데이터를 리이드/라이트 제어신호에 의해 출력하는 데이터 출력버퍼 및 구동부(30)로 구성됨을 특징으로 하는 다출력 반도체 메모리 소자의 독출 제어회로.
- 제1항에 있어서, 상기 제1클럭발생기(40)가 PMOS 전계효과 트랜지스터 MP41 및 NMOS 전계효과 트랜지스터 MN41을 구비하여 ATD신호를 공통입력노드(11)를 통해 입력하는 연결된 저항 R1과, 상기 노드(13)와 접지사이에 연결된 캐패시터 C1과, 게이트가 상기 공통입력노드(11)에 접속되고 전원전압 단자와 상기 노드(13) 사이에 연결된 부하용 PMOS 전계효과 트랜지스터 MP42와, PMOS 전계효과 트랜지스터 MP43 및 NMOS 전계효과 트랜지스터 MN42를 구비하여 상기 노드(13)와 상기 제1클럭발생기(40)의 출력노드(14) 사이에 위치한 인버터 12로 구성되어 있음을 특징으로 하는 반도체 메모리 소자의 독출 제어회로.
- 제1항에 있어서, 상기 전압판별기(60)가 소정의 전원전압 분압수단(66)과, 게이트와 소오스가 접속된 PMOS 전계효과 트랜지스터 MP63 및 게이트가 칩인에이블 신호를 인가받는 NMOS 전계효과 트랜지스터 MN64가 서로 직렬 연결되어 있는 정전류 보상수단(67)과, PMOS 전계효과 트랜지스터 MP61 및 MP62와 NMOS 전계효과 트랜지스터 MN61 및 MN62 및 MN63으로 구비하고 상기 전원전압 분압수단(66) 및 정전류 보상수단(67)과 연결되어 전원전압 레벨의 상태를 실제적으로 감지하는 전압레벨 비교수단(68)과, PMOS 전계효과 트랜지스터 MP64 및 NMOS 전계효과 트랜지스터 MN65를 구비하여 상기 전압레벨 비교수단(68)의 출력전압을 반전 및 버퍼링하여 출력하는 버퍼수단(65)으로 구성됨을 특징으로 하는 반도체 메모리 소자의 독출 제어회로.
- 제3항에 있어서, 상기 트랜지스터 MN63의 게이트가 칩인에이블 신호를 인가받는 상기 트랜지스터 MN64의 게이트와 접속되어 있고, 상기 트랜지스터들(MP1,MP62,MP63)의 게이트들이 순차적으로 접속되어 있으며, 상기 트랜지스터 MN61의 게이트가 상기 전원전압 분압수단(66)과 연결되어 있음을 특징으로 하는 반도체 메모리 소자의 독출 제어회로.
- 제1항에 있어서, 상기 제2클럭발생기(50)가 PMOS 전계효과 트랜지스터 MP51 및 NMOS 전계효과 트랜지스터 MN51을 구비하여 공통입력노드(11)를 통해 ATD신호를 입력하는 인버터 I3와, 상기 인버터 I3의 출력노드(15)와 노드(16) 사이에 병렬 연결된 저항 R2 및 NMOS 전계효과 트랜지스터 MN52와, 게이트가 상기 공통입력노드(11)에 접속되고 전원전압단자와 상기 노드(16) 사이에 위치한 부하용 PMOS 전계효과 트랜지스터 MP52와, 상기 노드(16)와 접지사이에 연결된 캐패시터 C2와, PMOS 전계효과 트랜지스터 MP53 및 NMOS 전계효과 트랜지스터 MN53을 구비하여 상기 노드(16)와 출력노드(17) 사이에 위치한 인버터 I4로 구성됨을 특징으로 하는 반도체 소자의 독출 제어회로.
- 제1항에 또는 제5항에 있어서, 상기 전압판별기(60)의 출력전압이 제2클럭발생기(50)의 NMOS 전계효과 트랜지스터 MN52의 게이트에 인가됨을 특징으로 하는 반도체 메모리 소자의 독출 제어회로.
- 제1항 또는 제5항에 있어서, 상기 제2클럭신호의 펄스폭이 저항 R2 및 캐패시터 C2와, NMOS 전계효과 트랜지스터 MN52의 온 저항값에 의해 결정됨을 특징으로 하는 반도체 메모리 소자의 독출 제어회로.
- 제1항에 있어서, 상기 제1 및 제2클럭신호가 각각 독립된 전송선로를 사용함을 특징으로 하는 반도체 메모리 소자의 독출 제어회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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|---|---|---|---|
| KR1019890013683A KR920000402B1 (ko) | 1989-09-22 | 1989-09-22 | 다출력 메모리 소자의 독출 제어회로 |
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| KR1019890013683A KR920000402B1 (ko) | 1989-09-22 | 1989-09-22 | 다출력 메모리 소자의 독출 제어회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| KR920000402B1 KR920000402B1 (ko) | 1992-01-13 |
Family
ID=19290098
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| KR1019890013683A KR920000402B1 (ko) | 1989-09-22 | 1989-09-22 | 다출력 메모리 소자의 독출 제어회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR920000402B1 (ko) |
Cited By (2)
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|---|---|---|---|---|
| KR100300024B1 (ko) * | 1997-11-07 | 2001-09-03 | 김영환 | 워드라인구동제어장치 |
| KR100319597B1 (ko) * | 1997-10-24 | 2002-04-22 | 김영환 | 반도체메모리의독출회로 |
Families Citing this family (1)
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|---|---|---|---|---|
| KR20030056004A (ko) * | 2001-12-27 | 2003-07-04 | 삼성전자주식회사 | 외부 전원전압의 레벨에 따라 이득이 가변되는 입출력라인감지증폭기를 구비하는 반도체 메모리장치 |
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1989
- 1989-09-22 KR KR1019890013683A patent/KR920000402B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
| KR100319597B1 (ko) * | 1997-10-24 | 2002-04-22 | 김영환 | 반도체메모리의독출회로 |
| KR100300024B1 (ko) * | 1997-11-07 | 2001-09-03 | 김영환 | 워드라인구동제어장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920000402B1 (ko) | 1992-01-13 |
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