JPH1092178A - 半導体装置の信号発生回路 - Google Patents
半導体装置の信号発生回路Info
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- JPH1092178A JPH1092178A JP9166344A JP16634497A JPH1092178A JP H1092178 A JPH1092178 A JP H1092178A JP 9166344 A JP9166344 A JP 9166344A JP 16634497 A JP16634497 A JP 16634497A JP H1092178 A JPH1092178 A JP H1092178A
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Abstract
(57)【要約】
【課題】 半導体装置の信号発生回路を提供する。
【解決手段】 第１、第２制御信号ＣＮＴ１、ＣＮＴ２
に応答して第１出力ラインＬＡＮＧを駆動する第１ドラ
イビング手段１と、第１制御信号の反転信号／ＣＮＴ１
及び第２制御信号の反転信号／ＣＮＴ２に応答して第２
出力ラインＬＡＰＧを駆動する第２ドライビング手段３
と、第１出力ラインと第２出力ラインとの間に接続さ
れ、第３制御信号ＣＮＴ３に応答して第１及び第２出力
ラインを等化する等化手段５、所定の第１、第２及び第
３入力信号に応答して第１、第２制御信号とこれらの反
転信号とを発生する制御信号発生手段とを具備する。出
力ドライバから発生し得るＤＣ電流及び出力負荷の充放
電電流を減少させることによって電力消耗を減らすこと
ができ、その出力信号がビットライン感知増幅器のイネ
ーブル信号として用いられるとビットライン感知増幅器
のセンシング初期の不明なセンシングが防げる。
に応答して第１出力ラインＬＡＮＧを駆動する第１ドラ
イビング手段１と、第１制御信号の反転信号／ＣＮＴ１
及び第２制御信号の反転信号／ＣＮＴ２に応答して第２
出力ラインＬＡＰＧを駆動する第２ドライビング手段３
と、第１出力ラインと第２出力ラインとの間に接続さ
れ、第３制御信号ＣＮＴ３に応答して第１及び第２出力
ラインを等化する等化手段５、所定の第１、第２及び第
３入力信号に応答して第１、第２制御信号とこれらの反
転信号とを発生する制御信号発生手段とを具備する。出
力ドライバから発生し得るＤＣ電流及び出力負荷の充放
電電流を減少させることによって電力消耗を減らすこと
ができ、その出力信号がビットライン感知増幅器のイネ
ーブル信号として用いられるとビットライン感知増幅器
のセンシング初期の不明なセンシングが防げる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の信号発
生回路に係り、さらに詳細には半導体メモリ装置のビッ
トライン感知増幅器イネーブル信号の発生回路に関す
る。
生回路に係り、さらに詳細には半導体メモリ装置のビッ
トライン感知増幅器イネーブル信号の発生回路に関す
る。
【０００２】
【従来の技術】ＤＲＡＭにおいてビットライン感知増幅
器は、メモリセルをアクセスした後メモリセルとビット
ラインとの電荷共有によりビットラインに発生した小さ
な信号差を増幅するものであって、ＤＲＡＭ動作におい
て非常に重要な部分である。従って、前記ビットライン
感知増幅器をイネーブルするイネーブル信号も重要な信
号の一つである。
器は、メモリセルをアクセスした後メモリセルとビット
ラインとの電荷共有によりビットラインに発生した小さ
な信号差を増幅するものであって、ＤＲＡＭ動作におい
て非常に重要な部分である。従って、前記ビットライン
感知増幅器をイネーブルするイネーブル信号も重要な信
号の一つである。
【０００３】従来のビットライン感知増幅器イネーブル
信号の発生回路は単なるインバータの構造を有し、初期
の不明なセンシングを防ぐためにその出力信号の傾斜幅
を縮めたり、または二つのドライバ、即ちＰ型感知増幅
器のドライバ及びＮ型感知増幅器のドライバを時間をお
いてイネーブルする方法を用いる。
信号の発生回路は単なるインバータの構造を有し、初期
の不明なセンシングを防ぐためにその出力信号の傾斜幅
を縮めたり、または二つのドライバ、即ちＰ型感知増幅
器のドライバ及びＮ型感知増幅器のドライバを時間をお
いてイネーブルする方法を用いる。
【０００４】図１はＤＲＡＭでビットライン感知増幅器
を含むデータセンシング回路の回路図である。
を含むデータセンシング回路の回路図である。
【０００５】図１を参照すれば、Ｐ型感知増幅器１及び
Ｎ型感知増幅器３が互いに隣接したメモリアレー５，７
のビットラインペアＢＬ、／ＢＬ（ただし「／」はＢＬ
の反転信号で、図面におけるオーバーバーと同じ。以下
同様）に接続される。さらに、ＰＭＯＳドライバトラン
ジスタＰ３，Ｐ４及びＮＭＯＳドライバトランジスタＮ
３，Ｎ４が前記Ｐ型感知増幅器１及びＮ型感知増幅器３
にそれぞれ接続され、Ｎ型感知増幅器３をイネーブルす
るためのイネーブル信号ＬＡＮＧがＮＭＯＳドライバト
ランジスタＮ３，Ｎ４のゲートに入力され、Ｐ型感知増
幅器１をイネーブルするためのイネーブル信号ＬＡＰＧ
がＰＭＯＳドライバトランジスタＰ３，Ｐ４のゲートに
入力される。Ｎ５，Ｎ６，Ｎ７，Ｎ８はビットラインペ
アＢＬ，／ＢＬとＰ型感知増幅器１及びＮ型感知増幅器
３を分離するＮＭＯＳ分離トランジスタで、ＰＩＳＯｉ
及びＰＩＳＯｊはＮＭＯＳ分離トランジスタを制御する
制御信号である。
Ｎ型感知増幅器３が互いに隣接したメモリアレー５，７
のビットラインペアＢＬ、／ＢＬ（ただし「／」はＢＬ
の反転信号で、図面におけるオーバーバーと同じ。以下
同様）に接続される。さらに、ＰＭＯＳドライバトラン
ジスタＰ３，Ｐ４及びＮＭＯＳドライバトランジスタＮ
３，Ｎ４が前記Ｐ型感知増幅器１及びＮ型感知増幅器３
にそれぞれ接続され、Ｎ型感知増幅器３をイネーブルす
るためのイネーブル信号ＬＡＮＧがＮＭＯＳドライバト
ランジスタＮ３，Ｎ４のゲートに入力され、Ｐ型感知増
幅器１をイネーブルするためのイネーブル信号ＬＡＰＧ
がＰＭＯＳドライバトランジスタＰ３，Ｐ４のゲートに
入力される。Ｎ５，Ｎ６，Ｎ７，Ｎ８はビットラインペ
アＢＬ，／ＢＬとＰ型感知増幅器１及びＮ型感知増幅器
３を分離するＮＭＯＳ分離トランジスタで、ＰＩＳＯｉ
及びＰＩＳＯｊはＮＭＯＳ分離トランジスタを制御する
制御信号である。
【０００６】図２は従来のビットライン感知増幅器イネ
ーブル信号の発生回路の回路図である。
ーブル信号の発生回路の回路図である。
【０００７】図２を参照すれば、Ｎ型感知増幅器に対す
る従来のイネーブル信号発生回路は、制御信号ＰＮＳ及
びメモリセルブロック選択信号ＢＬＳｉｊを入力するた
めのナンドゲートＮＤ１と、前記ナンドゲートＮＤ１の
出力をインバーティングしてイネーブル信号ＬＡＮＧを
出力するインバータＩ１とからなる。さらに、Ｐ型感知
増幅器に対するイネーブル信号発生回路は、制御信号Ｐ
ＰＳ及びメモリセルブロック選択信号ＢＬＳｉｊを入力
するためのナンドゲートＮＤ２と、前記ナンドゲートＮ
Ｄ１の出力を反転するインバータＩ２と、前記インバー
タＩ２の出力を反転してイネーブル信号ＬＡＰＧを出力
するインバータＩ３とよりなる。
る従来のイネーブル信号発生回路は、制御信号ＰＮＳ及
びメモリセルブロック選択信号ＢＬＳｉｊを入力するた
めのナンドゲートＮＤ１と、前記ナンドゲートＮＤ１の
出力をインバーティングしてイネーブル信号ＬＡＮＧを
出力するインバータＩ１とからなる。さらに、Ｐ型感知
増幅器に対するイネーブル信号発生回路は、制御信号Ｐ
ＰＳ及びメモリセルブロック選択信号ＢＬＳｉｊを入力
するためのナンドゲートＮＤ２と、前記ナンドゲートＮ
Ｄ１の出力を反転するインバータＩ２と、前記インバー
タＩ２の出力を反転してイネーブル信号ＬＡＰＧを出力
するインバータＩ３とよりなる。
【０００８】さらに、抵抗Ｒ１がインバータＩ１のＰＭ
ＯＳトランジスタと電源電圧ＶＣＣとの間に接続され、
抵抗Ｒ２がインバータＩ３のＮＭＯＳトランジスタと接
地電圧ＶＳＳとの間に接続される。これはビットライン
感知増幅器イネーブル信号の出力信号ＬＡＮＧ、ＬＡＰ
Ｇの傾斜幅を縮めることによって、ビットライン感知増
幅器におけるセンシング初期の不明なセンシングを防止
するためである。
ＯＳトランジスタと電源電圧ＶＣＣとの間に接続され、
抵抗Ｒ２がインバータＩ３のＮＭＯＳトランジスタと接
地電圧ＶＳＳとの間に接続される。これはビットライン
感知増幅器イネーブル信号の出力信号ＬＡＮＧ、ＬＡＰ
Ｇの傾斜幅を縮めることによって、ビットライン感知増
幅器におけるセンシング初期の不明なセンシングを防止
するためである。
【０００９】しかしながら、前述した従来のビットライ
ン感知増幅器イネーブル信号の発生回路は、ＤＣ電流の
消耗及びビットライン感知増幅器の不明な初期センシン
グをもたらす恐れがある。
ン感知増幅器イネーブル信号の発生回路は、ＤＣ電流の
消耗及びビットライン感知増幅器の不明な初期センシン
グをもたらす恐れがある。
【００１０】
【発明が解決しようとする課題】従って、本発明の目的
はビットライン感知増幅器のセンシング初期に不明なセ
ンシングを防ぎ、出力ドライバから発生し得るＤＣ電流
及び出力負荷の充放電電流を減らすことによって電力消
耗量を減らし得る信号発生回路を提供することにある。
はビットライン感知増幅器のセンシング初期に不明なセ
ンシングを防ぎ、出力ドライバから発生し得るＤＣ電流
及び出力負荷の充放電電流を減らすことによって電力消
耗量を減らし得る信号発生回路を提供することにある。
【００１１】
【課題を解決するための手段】前記の目的を達成するた
めに本発明による信号発生回路は、第１及び第２制御信
号に応答して第１出力ラインを駆動する第１ドライビン
グ手段と、前記第１制御信号の反転信号及び前記第２制
御信号の反転信号に応答して第２出力ラインを駆動する
第２ドライビング手段と、前記第１出力ラインと前記第
２出力ラインとの間に接続し、第３制御信号に応答して
第１及び第２出力ラインを等化する等化手段と、所定の
第１、第２及び第３入力信号に応答して前記第１、第２
及び第３制御信号とこれらの反転信号とを発生する制御
信号発生手段とを具備してなる。
めに本発明による信号発生回路は、第１及び第２制御信
号に応答して第１出力ラインを駆動する第１ドライビン
グ手段と、前記第１制御信号の反転信号及び前記第２制
御信号の反転信号に応答して第２出力ラインを駆動する
第２ドライビング手段と、前記第１出力ラインと前記第
２出力ラインとの間に接続し、第３制御信号に応答して
第１及び第２出力ラインを等化する等化手段と、所定の
第１、第２及び第３入力信号に応答して前記第１、第２
及び第３制御信号とこれらの反転信号とを発生する制御
信号発生手段とを具備してなる。
【００１２】好ましい実施例によれば、前記第１ドライ
ビング手段は、それぞれのゲートに前記第１及び第２制
御信号が接続され、電源電圧と接地電圧との間に直列に
接続されたＰＭＯＳ及びＮＭＯＳ駆動トランジスタを含
む。前記第２ドライビング手段は、それぞれのゲートに
前記第１制御信号の反転信号及び前記第２制御信号の反
転信号が接続され、電源電圧と接地電圧との間に直列に
接続されたＰＭＯＳ及びＮＭＯＳ駆動トランジスタを含
む。前記等化手段は、一端が前記第１出力ラインに接続
され他端が前記第２出力ラインに接続され、前記第３制
御信号に応じて制御されるトランスミッションゲートよ
りなる。
ビング手段は、それぞれのゲートに前記第１及び第２制
御信号が接続され、電源電圧と接地電圧との間に直列に
接続されたＰＭＯＳ及びＮＭＯＳ駆動トランジスタを含
む。前記第２ドライビング手段は、それぞれのゲートに
前記第１制御信号の反転信号及び前記第２制御信号の反
転信号が接続され、電源電圧と接地電圧との間に直列に
接続されたＰＭＯＳ及びＮＭＯＳ駆動トランジスタを含
む。前記等化手段は、一端が前記第１出力ラインに接続
され他端が前記第２出力ラインに接続され、前記第３制
御信号に応じて制御されるトランスミッションゲートよ
りなる。
【００１３】さらに、前記制御信号発生手段は、所定の
第１入力信号及び第２入力信号に応じてナンド動作を行
うことによって前記第１制御信号を出力する第１論理手
段と、前記第１制御信号を反転させる第１反転手段と、
所定の第３入力信号及び前記第２入力信号に応じてナン
ド動作を行うことによって前記第２制御信号を出力する
第２論理手段と、前記第２制御信号を反転させる第２反
転手段と、前記第１制御信号及び前記第３入力信号に応
じてナンド動作を行うことによって前記第３制御信号を
出力する第３論理手段と、前記第３制御信号を反転させ
る第３反転手段とを含む。
第１入力信号及び第２入力信号に応じてナンド動作を行
うことによって前記第１制御信号を出力する第１論理手
段と、前記第１制御信号を反転させる第１反転手段と、
所定の第３入力信号及び前記第２入力信号に応じてナン
ド動作を行うことによって前記第２制御信号を出力する
第２論理手段と、前記第２制御信号を反転させる第２反
転手段と、前記第１制御信号及び前記第３入力信号に応
じてナンド動作を行うことによって前記第３制御信号を
出力する第３論理手段と、前記第３制御信号を反転させ
る第３反転手段とを含む。
【００１４】
【発明の実施の形態】以下、添付した図面に基づき本発
明の好ましい実施例を詳細に説明する。
明の好ましい実施例を詳細に説明する。
【００１５】図３は本発明の実施例による信号発生回路
を示す。図３を参照すれば、本発明の実施例による信号
発生回路は、第１及び第２制御信号ＣＮＴ１，ＣＮＴ２
に応答して第１出力ラインＬＡＮＧを駆動する第１ドラ
イビング手段１と、前記第１制御信号の反転信号／ＣＮ
Ｔ１及び前記第２制御信号の反転信号／ＣＮＴ２に応答
して第２出力ラインＬＡＰＧを駆動する第２ドライビン
グ手段３と、前記第１出力ラインＬＡＮＧ及び前記第２
出力ラインＬＡＰＧとの間に接続され、第３制御信号及
びその反転信号ＣＮＴ３、／ＣＮＴ３に応答して前記第
１及び第２出力ラインＬＡＮＧ，ＬＡＰＧを等化する等
化手段５とを具備する。
を示す。図３を参照すれば、本発明の実施例による信号
発生回路は、第１及び第２制御信号ＣＮＴ１，ＣＮＴ２
に応答して第１出力ラインＬＡＮＧを駆動する第１ドラ
イビング手段１と、前記第１制御信号の反転信号／ＣＮ
Ｔ１及び前記第２制御信号の反転信号／ＣＮＴ２に応答
して第２出力ラインＬＡＰＧを駆動する第２ドライビン
グ手段３と、前記第１出力ラインＬＡＮＧ及び前記第２
出力ラインＬＡＰＧとの間に接続され、第３制御信号及
びその反転信号ＣＮＴ３、／ＣＮＴ３に応答して前記第
１及び第２出力ラインＬＡＮＧ，ＬＡＰＧを等化する等
化手段５とを具備する。
【００１６】ここで、前記第１ドライビング手段１は、
それぞれのゲートに前記第１及び第２制御信号ＣＮＴ
１，ＣＮＴ２が接続され電源電圧ＶＣＣと接地電圧ＶＳ
Ｓとの間に直列に接続された第１ＰＭＯＳ及び第１ＮＭ
ＯＳ駆動トランジスタＰ５，Ｎ９よりなる。前記第２ド
ラビング手段３は、それぞれのゲートに前記第１制御信
号の反転信号／ＣＮＴ１及び前記第２制御信号の／反転
信号ＣＮＴ２が接続され電源電圧ＶＣＣと接地電圧ＶＳ
Ｓとの間に直列に接続された第２ＰＭＯＳ及び第２ＮＭ
ＯＳ駆動トランジスタＰ６，Ｎ１０よりなる。前記等化
手段５は、一端は前記第１出力ラインＬＡＮＧに、他端
は前記第２出力ラインＬＡＰＧに接続され、前記第３制
御信号及びその反転信号ＣＮＴ３，／ＣＮＴ３に応じて
制御されるトランスミッションゲートＴＭよりなる。さ
らに、前記第１出力ラインＬＡＮＧに出力される信号は
図１のＮ型感知増幅器３をイネーブルするためのイネー
ブル信号として用いられ、前記第２出力ラインＬＡＰＧ
に出力される信号はＰ型感知増幅器１をイネーブルする
ためのイネーブル信号として用いられる。
それぞれのゲートに前記第１及び第２制御信号ＣＮＴ
１，ＣＮＴ２が接続され電源電圧ＶＣＣと接地電圧ＶＳ
Ｓとの間に直列に接続された第１ＰＭＯＳ及び第１ＮＭ
ＯＳ駆動トランジスタＰ５，Ｎ９よりなる。前記第２ド
ラビング手段３は、それぞれのゲートに前記第１制御信
号の反転信号／ＣＮＴ１及び前記第２制御信号の／反転
信号ＣＮＴ２が接続され電源電圧ＶＣＣと接地電圧ＶＳ
Ｓとの間に直列に接続された第２ＰＭＯＳ及び第２ＮＭ
ＯＳ駆動トランジスタＰ６，Ｎ１０よりなる。前記等化
手段５は、一端は前記第１出力ラインＬＡＮＧに、他端
は前記第２出力ラインＬＡＰＧに接続され、前記第３制
御信号及びその反転信号ＣＮＴ３，／ＣＮＴ３に応じて
制御されるトランスミッションゲートＴＭよりなる。さ
らに、前記第１出力ラインＬＡＮＧに出力される信号は
図１のＮ型感知増幅器３をイネーブルするためのイネー
ブル信号として用いられ、前記第２出力ラインＬＡＰＧ
に出力される信号はＰ型感知増幅器１をイネーブルする
ためのイネーブル信号として用いられる。
【００１７】図４は図３の信号発生回路の制御信号を発
生する制御信号発生手段の回路図である。
生する制御信号発生手段の回路図である。
【００１８】図４を参照すれば、前記制御信号発生手段
は、所定の第１入力信号ＰＳＤ及び第２入力信号ＢＬＳ
ｉｊに応じてナンド動作を行うことによって前記第１制
御信号ＣＮＴ１を出力する第１論理手段のナンドゲート
ＮＤ３と、前記第１制御信号ＣＮＴ１を反転させる第１
反転手段Ｉ４と、所定の第３入力信号ＰＳ及び前記第２
入力信号ＢＬＳｉｊに応じてナンド動作を行うことによ
って前記第２制御信号ＣＮＴ２を出力する第２論理手段
のナンドゲートＮＤ４と、前記第２制御信号ＣＮＴ２を
反転させる第２反転手段Ｉ５と、前記第１制御信号ＣＮ
Ｔ１及び前記第３入力信号ＰＳに応じてナンド動作を行
うことによって前記第３制御信号ＣＮＴ３を出力する第
３論理手段のナンドゲートＮＤ５と、前記第３制御信号
ＣＮＴ３を反転させる反転手段１６とを含む。
は、所定の第１入力信号ＰＳＤ及び第２入力信号ＢＬＳ
ｉｊに応じてナンド動作を行うことによって前記第１制
御信号ＣＮＴ１を出力する第１論理手段のナンドゲート
ＮＤ３と、前記第１制御信号ＣＮＴ１を反転させる第１
反転手段Ｉ４と、所定の第３入力信号ＰＳ及び前記第２
入力信号ＢＬＳｉｊに応じてナンド動作を行うことによ
って前記第２制御信号ＣＮＴ２を出力する第２論理手段
のナンドゲートＮＤ４と、前記第２制御信号ＣＮＴ２を
反転させる第２反転手段Ｉ５と、前記第１制御信号ＣＮ
Ｔ１及び前記第３入力信号ＰＳに応じてナンド動作を行
うことによって前記第３制御信号ＣＮＴ３を出力する第
３論理手段のナンドゲートＮＤ５と、前記第３制御信号
ＣＮＴ３を反転させる反転手段１６とを含む。
【００１９】図５は図３及び図４の動作タイミング図で
あり、図５を参照して図３及び図４の詳細な動作を調べ
てみる。
あり、図５を参照して図３及び図４の詳細な動作を調べ
てみる。
【００２０】まず、初期に第３入力信号ＰＳが論理“ロ
ー”と入力され第１入力信号ＰＳＤが論理“ロー”と入
力されると、第１、第２及び第３制御信号ＣＮＴ１、Ｃ
ＮＴ２、ＣＮＴ３がいずれも論理“ハイ”となる。これ
によって、第１ドライビング手段１の第１ＰＭＯＳ駆動
トランジスタＰ５と第２ドライビング手段３の第２ＮＭ
ＯＳ駆動トランジスタＮ１０がターンオフされ、第１ド
ライビング手段１の第１ＮＭＯＳ駆動トランジスタＮ９
と第２ドライビング手段３の第２ＰＭＯＳ駆動トランジ
スタＰ６がターンオンされ、等化手段のトランスミッシ
ョンゲートＴＭはターンオフされる。従って、初期に第
１出力ラインＬＡＮＧに出力される信号は論理“ロー”
となり、第２出力ラインＬＡＰＧに出力される信号は論
理“ハイ”となる。
ー”と入力され第１入力信号ＰＳＤが論理“ロー”と入
力されると、第１、第２及び第３制御信号ＣＮＴ１、Ｃ
ＮＴ２、ＣＮＴ３がいずれも論理“ハイ”となる。これ
によって、第１ドライビング手段１の第１ＰＭＯＳ駆動
トランジスタＰ５と第２ドライビング手段３の第２ＮＭ
ＯＳ駆動トランジスタＮ１０がターンオフされ、第１ド
ライビング手段１の第１ＮＭＯＳ駆動トランジスタＮ９
と第２ドライビング手段３の第２ＰＭＯＳ駆動トランジ
スタＰ６がターンオンされ、等化手段のトランスミッシ
ョンゲートＴＭはターンオフされる。従って、初期に第
１出力ラインＬＡＮＧに出力される信号は論理“ロー”
となり、第２出力ラインＬＡＰＧに出力される信号は論
理“ハイ”となる。
【００２１】次いで、第２入力信号ＢＬＳｉｊが論理
“ハイ”にイネーブルされ第３に入力信号ＰＳが論理
“ハイ”にイネーブルされると、第２制御信号ＣＮＴ２
が論理“ロー”となり、また第１制御信号ＣＮＴ１は論
理“ハイ”を保ち、第３制御信号ＣＮＴ３が論理“ロ
ー”となる。これによって、第１ＮＭＯＳ駆動トランジ
スタＮ９と第２ＰＭＯＳ駆動トランジスタＰ６がターン
オフされ、等化手段のトランスミッションゲートＴＭは
ターンオンされる。この際、第１ＰＭＯＳ駆動トランジ
スタＰ５と第２ＮＭＯＳ駆動トランジスタＮ１０は、第
１制御信号ＣＮＴ１が論理“ハイ”を保つので、ターン
オフされた状態を保ち続ける。即ち、前記第１ＰＭＯＳ
駆動トランジスタＰ５及び第１ＮＭＯＳ駆動トランジス
タＮ９がターンオフされる区間と、前記第２ＰＭＯＳ駆
動トランジスタＰ６及び第２ＮＭＯＳ駆動トランジスタ
Ｎ１０がターンオフされる区間と、前記等化手段のトラ
ンスミッションゲートＴＭがターンオンされる区間とが
同時に存在する。
“ハイ”にイネーブルされ第３に入力信号ＰＳが論理
“ハイ”にイネーブルされると、第２制御信号ＣＮＴ２
が論理“ロー”となり、また第１制御信号ＣＮＴ１は論
理“ハイ”を保ち、第３制御信号ＣＮＴ３が論理“ロ
ー”となる。これによって、第１ＮＭＯＳ駆動トランジ
スタＮ９と第２ＰＭＯＳ駆動トランジスタＰ６がターン
オフされ、等化手段のトランスミッションゲートＴＭは
ターンオンされる。この際、第１ＰＭＯＳ駆動トランジ
スタＰ５と第２ＮＭＯＳ駆動トランジスタＮ１０は、第
１制御信号ＣＮＴ１が論理“ハイ”を保つので、ターン
オフされた状態を保ち続ける。即ち、前記第１ＰＭＯＳ
駆動トランジスタＰ５及び第１ＮＭＯＳ駆動トランジス
タＮ９がターンオフされる区間と、前記第２ＰＭＯＳ駆
動トランジスタＰ６及び第２ＮＭＯＳ駆動トランジスタ
Ｎ１０がターンオフされる区間と、前記等化手段のトラ
ンスミッションゲートＴＭがターンオンされる区間とが
同時に存在する。
【００２２】従って、初期に論理“ロー”であった第１
出力ラインＬＡＮＧの信号と論理“ハイ”であった第２
出力ラインＬＡＰＧの信号が電荷共有されながら前記第
１及び第２出力ラインＬＡＮＧ，ＬＡＰＧの信号が（１
／２）ＶＣＣに等化する。これによって、図１のビット
ライン感知増幅器１，３が初期センシングを行う。
出力ラインＬＡＮＧの信号と論理“ハイ”であった第２
出力ラインＬＡＰＧの信号が電荷共有されながら前記第
１及び第２出力ラインＬＡＮＧ，ＬＡＰＧの信号が（１
／２）ＶＣＣに等化する。これによって、図１のビット
ライン感知増幅器１，３が初期センシングを行う。
【００２３】所定時間ｔ１の後に第１入力信号ＰＳＤが
論理“ハイ”にイネーブルされると、第１制御信号ＣＮ
Ｔ１は論理“ロー”、第３制御信号ＣＮＴ３は論理“ハ
イ”となる。これによって、第１ＰＭＯＳ駆動トランジ
スタＰ５と第２ＮＭＯＳ駆動トランジスタＮ１０がター
ンオンされトランスミッションゲートＴＭがターンオフ
される。従って、第１出力ラインＬＡＮＧの信号が論理
“ハイ”、即ちＶＣＣレベルに移動し、第２出力ライン
ＬＡＰＧの信号が論理“ロー”即ち、ＶＳＳレベルに移
動する。これによって、図１のＰ型感知増幅器１のＰＭ
ＯＳドライバトランジスタＰ３，Ｐ４とＮ型感知増幅器
３のＮＭＯＳドライバトランジスタＮ３，Ｎ４が十分に
ターンオンされる。
論理“ハイ”にイネーブルされると、第１制御信号ＣＮ
Ｔ１は論理“ロー”、第３制御信号ＣＮＴ３は論理“ハ
イ”となる。これによって、第１ＰＭＯＳ駆動トランジ
スタＰ５と第２ＮＭＯＳ駆動トランジスタＮ１０がター
ンオンされトランスミッションゲートＴＭがターンオフ
される。従って、第１出力ラインＬＡＮＧの信号が論理
“ハイ”、即ちＶＣＣレベルに移動し、第２出力ライン
ＬＡＰＧの信号が論理“ロー”即ち、ＶＳＳレベルに移
動する。これによって、図１のＰ型感知増幅器１のＰＭ
ＯＳドライバトランジスタＰ３，Ｐ４とＮ型感知増幅器
３のＮＭＯＳドライバトランジスタＮ３，Ｎ４が十分に
ターンオンされる。
【００２４】その後、第１入力信号ＰＳＤが先に論理
“ロー”となれば、第３入力信号ＰＳが論理“ロー”と
なるまでの所定の時間ｔ２では前述したｔ１における動
作と同一に動作し、よって電荷共有が発生する上で第１
出力ラインＬＡＮＧの信号と第２出力ラインＬＡＰＧの
信号が（１／２）ＶＣＣに等化する。
“ロー”となれば、第３入力信号ＰＳが論理“ロー”と
なるまでの所定の時間ｔ２では前述したｔ１における動
作と同一に動作し、よって電荷共有が発生する上で第１
出力ラインＬＡＮＧの信号と第２出力ラインＬＡＰＧの
信号が（１／２）ＶＣＣに等化する。
【００２５】前記所定の時間ｔ２の後に第３入力信号Ｐ
Ｓが論理“ロー”となれば、第１、第２及び第３制御信
号ＣＮＴ１，ＣＮＴ２，ＣＮＴ３がいずれも論理“ハ
イ”となる。これによって、第１ＰＭＯＳ駆動トランジ
スタＰ５と第２ＮＭＯＳ駆動トランジスタＮ１０がター
ンオフされ第１ＮＭＯＳ駆動トランジスタＮ９と第２Ｐ
ＭＯＳ駆動トランジスタＰ６がターンオンされ、またト
ランスミッションゲートＴＭはターンオフされる。従っ
て、初期状態と同様に第１出力ラインＬＡＮＧの信号は
論理“ロー”となり第２出力ラインＬＡＰＧの信号は論
理“ハイ”となることで図１のビットライン感知増幅器
１，３のセンシング動作が終わる。したがって、第３入
力信号ＰＳと第１入力信号ＰＳＤとの時間差ｔ１，ｔ２
によって第１ＰＭＯＳ駆動トランジスタＰ５と第１ＮＭ
ＯＳ駆動トランジスタＮ９、又は第２ＰＭＯＳ駆動トラ
ンジスタＰ６と第２ＮＭＯＳ駆動トランジスタＮ１０が
同時にターンオンされなく、ＤＣ電流が発生しない。
Ｓが論理“ロー”となれば、第１、第２及び第３制御信
号ＣＮＴ１，ＣＮＴ２，ＣＮＴ３がいずれも論理“ハ
イ”となる。これによって、第１ＰＭＯＳ駆動トランジ
スタＰ５と第２ＮＭＯＳ駆動トランジスタＮ１０がター
ンオフされ第１ＮＭＯＳ駆動トランジスタＮ９と第２Ｐ
ＭＯＳ駆動トランジスタＰ６がターンオンされ、またト
ランスミッションゲートＴＭはターンオフされる。従っ
て、初期状態と同様に第１出力ラインＬＡＮＧの信号は
論理“ロー”となり第２出力ラインＬＡＰＧの信号は論
理“ハイ”となることで図１のビットライン感知増幅器
１，３のセンシング動作が終わる。したがって、第３入
力信号ＰＳと第１入力信号ＰＳＤとの時間差ｔ１，ｔ２
によって第１ＰＭＯＳ駆動トランジスタＰ５と第１ＮＭ
ＯＳ駆動トランジスタＮ９、又は第２ＰＭＯＳ駆動トラ
ンジスタＰ６と第２ＮＭＯＳ駆動トランジスタＮ１０が
同時にターンオンされなく、ＤＣ電流が発生しない。
【００２６】
【発明の効果】従って、本発明による信号発生回路は、
出力ドライバから発生し得るＤＣ電流及び出力負荷の充
放電電流を減少させることによって電力消耗量が減り、
その出力信号がビットライン感知増幅器のイネーブル信
号として用いられるとビットライン感知増幅器における
センシング初期の不明なセンシングが防げる。
出力ドライバから発生し得るＤＣ電流及び出力負荷の充
放電電流を減少させることによって電力消耗量が減り、
その出力信号がビットライン感知増幅器のイネーブル信
号として用いられるとビットライン感知増幅器における
センシング初期の不明なセンシングが防げる。
【００２７】さらに、本発明は前記実施例に限定され
ず、本発明の技術的な思想内で当業者によって多様な変
形が可能なのは明白である。
ず、本発明の技術的な思想内で当業者によって多様な変
形が可能なのは明白である。
【図１】 ＤＲＡＭにおいてビットライン感知増幅器を
含む一般のデータセンシング回路の回路図である。
含む一般のデータセンシング回路の回路図である。
【図２】 従来のビットライン感知増幅器イネーブル信
号の発生回路の回路図である。
号の発生回路の回路図である。
【図３】 本発明の実施例によるビットライン感知増幅
器イネーブル信号の発生回路の回路図である。
器イネーブル信号の発生回路の回路図である。
【図４】 図３の信号発生回路の制御信号発生手段の回
路図である。
路図である。
【図５】 図３及び図４の動作タイミング図である。
１ Ｐ型感知増幅器、３ Ｎ型感知増幅器、５，７ メ
モリセルアレー
モリセルアレー
Claims (7)
- 【請求項１】 第１及び第２制御信号に応答して第１出
力ラインを駆動する第１ドライビング手段と、 前記第１制御信号の反転信号及び前記第２制御信号の反
転信号に応答して第２出力ラインを駆動する第２ドライ
ビング手段と、 前記第１出力ラインと前記第２出力ラインとの間に接続
し、第３制御信号に応答して前記第１及び第２出力ライ
ンを等化させる等化手段と、 所定の第１、第２及び第３入力信号に応答して前記第
１、第２及び第３制御信号とこれらの反転信号とを発生
する制御信号発生手段とを具備することを特徴とする半
導体装置の信号発生回路。 - 【請求項２】 前記第１ドライビング手段は、それぞれ
のゲートに前記第１及び第２制御信号が接続され電源電
圧と接地電圧との間に直列に接続されたＰＭＯＳ及びＮ
ＭＯＳ駆動トランジスタを含むことを特徴とする請求項
１に記載の半導体装置の信号発生回路。 - 【請求項３】 前記第２ドライビング手段は、それぞれ
のゲートに前記第１制御信号の反転信号及び前記第２制
御信号の反転信号が接続され電源電圧と接地電圧との間
に直列に接続されたＰＭＯＳ及びＮＭＯＳ駆動トランジ
スタを含むことを特徴とする請求項１に記載の半導体装
置の信号発生回路。 - 【請求項４】 前記等化手段は、一端が前記第１出力ラ
インに接続され他端が前記第２出力ラインに接続され、
前記第３制御信号に応じて制御されるトランスミッショ
ンゲートよりなることを特徴とする請求項１に記載の半
導体装置の信号発生回路。 - 【請求項５】 前記制御信号発生手段は、所定の第１入
力信号及び第２入力信号に応じてナンド動作を行うこと
によって前記第１制御信号を出力する第１論理手段と、
前記第１制御信号を反転させる第１反転手段と、所定の
第３入力信号及び前記第２入力信号に応じてナンド動作
を行うことによって前記第２制御信号を出力する第２論
理手段と、前記第２制御信号を反転させる第２反転手段
と、前記第１制御信号及び前記第３入力信号に応じてナ
ンド動作を行うことによって前記第３制御信号を出力す
る第３論理手段と、前記第３制御信号を反転させる第３
反転手段とを含むことを特徴とする請求項１に記載の半
導体装置の信号発生回路。 - 【請求項６】 前記第１入力信号は前記第３入力信号が
論理“ハイ”にイネーブルされてから所定の時間の後に
論理“ハイ”にイネーブルされ、前記第３入力信号が論
理“ロー”にディスエーブルされる前の所定時間の前に
論理“ロー”にディスエーブルされるように入力される
ことを特徴とする請求項５に記載の半導体装置の信号発
生回路。 - 【請求項７】 第１出力ラインを駆動するために電源電
圧と接地電圧との間に直列に連結され、接続点に前記第
１出力ラインが連結される第１ＰＭＯＳ駆動トランジス
タ及び第１ＮＭＯＳ駆動トランジスタと、 第２出力ラインを駆動するために電源電圧と接地電圧と
の間に直列に連結され、接続点に前記第２出力ラインが
連結される第２ＰＭＯＳ駆動トランジスタ及び第２ＮＭ
ＯＳ駆動トランジスタと、 前記第１出力ライン及び第２出力ラインを等化するため
に前記第１出力ラインと第２出力ラインとの間に接続さ
れる等化手段とを具備し、 前記第１ＰＭＯＳ駆動トランジスタ及び第１ＮＭＯＳ駆
動トランジスタがターンオフされる区間と、前記第２Ｐ
ＭＯＳ駆動トランジスタ及び第２ＮＭＯＳ駆動トランジ
スタがターンオフされる区間と、前記等化手段がターン
オンされる区間とが同時に存在することを特徴とする半
導体装置の信号発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960037221A KR100207497B1 (ko) | 1996-08-30 | 1996-08-30 | 반도체장치의 신호 발생회로 |
| KR1996-P-037221 | 1996-08-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1092178A true JPH1092178A (ja) | 1998-04-10 |
Family
ID=19471995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9166344A Pending JPH1092178A (ja) | 1996-08-30 | 1997-06-23 | 半導体装置の信号発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5770957A (ja) |
| JP (1) | JPH1092178A (ja) |
| KR (1) | KR100207497B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100240883B1 (ko) * | 1997-02-06 | 2000-01-15 | 윤종용 | Cmos sram 장치 |
| KR100763071B1 (ko) * | 2001-06-26 | 2007-10-04 | 주식회사 하이닉스반도체 | 펄스 발생 회로 |
| JP2007124084A (ja) * | 2005-10-26 | 2007-05-17 | Sanyo Electric Co Ltd | ３値パルス発生回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4003035A (en) * | 1975-07-03 | 1977-01-11 | Motorola, Inc. | Complementary field effect transistor sense amplifier for one transistor per bit ram cell |
| KR950010567B1 (ko) * | 1992-10-30 | 1995-09-19 | 삼성전자주식회사 | 반도체장치의 출력단회로 |
| JPH0757466A (ja) * | 1993-08-12 | 1995-03-03 | Toshiba Corp | 半導体集積回路 |
| JP2630289B2 (ja) * | 1995-01-23 | 1997-07-16 | 日本電気株式会社 | センス増幅器 |
| US5506524A (en) * | 1995-03-01 | 1996-04-09 | Lin; Jyhfong | Low-voltage low-power dynamic folded sense amplifier |
| KR0177776B1 (ko) * | 1995-08-23 | 1999-04-15 | 김광호 | 고집적 반도체 메모리 장치의 데이타 센싱회로 |
| US5646905A (en) * | 1996-04-30 | 1997-07-08 | Sun Microsystems, Inc. | Self-clocking sense amplifier optimized for input signals close to VDD |
-
1996
- 1996-08-30 KR KR1019960037221A patent/KR100207497B1/ko not_active IP Right Cessation
-
1997
- 1997-03-19 US US08/825,227 patent/US5770957A/en not_active Expired - Lifetime
- 1997-06-23 JP JP9166344A patent/JPH1092178A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR100207497B1 (ko) | 1999-07-15 |
| KR19980017441A (ko) | 1998-06-05 |
| US5770957A (en) | 1998-06-23 |
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| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051028 |
|
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