JPS5947391B2 - 電位差検出回路 - Google Patents
電位差検出回路Info
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- JPS5947391B2 JPS5947391B2 JP55006008A JP600880A JPS5947391B2 JP S5947391 B2 JPS5947391 B2 JP S5947391B2 JP 55006008 A JP55006008 A JP 55006008A JP 600880 A JP600880 A JP 600880A JP S5947391 B2 JPS5947391 B2 JP S5947391B2
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- Japan
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- potential
- transistors
- potential difference
- capacitance
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は電位差検出回路に関するもので、独立したコン
バーター回路としても用いることができるが、ＭＩＳ（
Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）または狭義にはＭＯＳ（Ｍｅｔａｌ−Ｏｘｉ
ｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイナミックラン
ダムアクセスメモリーのセンスアンプとして好適な回路
である。
バーター回路としても用いることができるが、ＭＩＳ（
Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）または狭義にはＭＯＳ（Ｍｅｔａｌ−Ｏｘｉ
ｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイナミックラン
ダムアクセスメモリーのセンスアンプとして好適な回路
である。
以下主としてセンスアンプを対象として説明する。ＭＯ
Ｓダイナミックランダムアクセスメモリー（以下ＲＡＭ
と略す）のセンスアンプは近年の高集積密度、高集積ビ
ット数素子においては消費電力の減少を図るためのダイ
ナミック動作のフリップフロップ回路を用いている。
Ｓダイナミックランダムアクセスメモリー（以下ＲＡＭ
と略す）のセンスアンプは近年の高集積密度、高集積ビ
ット数素子においては消費電力の減少を図るためのダイ
ナミック動作のフリップフロップ回路を用いている。
第１図は従来の最も基本的なセンスアンプ回路を示した
もので、この動作を述べると、田クロックφｐによって
トランジスタＱ。、Ｑ、をオンさせてビット線Ｂ１、Ｂ
２及び交差接続トランジスタＱ、、Ｑ。のゲートを電源
ＶＤＤからプリチヤージする。（２）ワード線（図示せ
ず）の駆動でメモリーセル（図示せず）の情報として蓄
えられた電荷がビット線Ｂ１、Ｂ。に現われ、電荷の再
分配によってビット線Ｂ、、Ｂ２間に微小電位差が生じ
る。（３）クロックφＳによってトランジスタＱ。が導
通し、トランジスタＱ１、Ｑ２の共通ソース電位を引下
げる。このときＱ１、Ｑ。のうち、わずかにゲート電圧
の高い方のトランジスタ、例えばＱ１はソース電位の降
下でその導通が促進され、ドレイン電流によつてビット
線Ｂ１のプリチヤージ電荷を引抜く。一方、対になる他
方のトランジスタＱ２はゲート電位の低下によつて高イ
ンピーダンス状態にありビット線Ｂ２のプリチヤージ電
荷の減少は少い。この動作によつて一方のビット線Ｂ１
はほぼ接地電位となるのに対して他方のビット線Ｂ２は
高電位を保つており、微小電位差は増幅されたことにな
る。この回路が感知できる最小電位差、即ち・センスア
ンプの感度はトランジスタＱ４、Ｑ２の利得定数β、、
β。、ドレイン容量Ｃｌ、Ｃ２及びしきい値電圧Ｖ＋れ
１、Ｖ＋れ２に依存する。β１、β２はΨμＣｏｘで表
わされる。ここでＷはトランジスタのゲート幅、Ｌはゲ
ート長、μはチャンネルのキャリア移動度、フＣｏｘは
ゲートの入力静電容量である。これらの値を用いると、
感度Ｓは文献（家田ほか「６４にビットＭＯＯＲＡＭの
回路設計」電電公社研究実用化報告第２７巻９号ｐ、１
９１５〜ｐ、１９３２）によれば７５■Ａ暦１△βクβ
２−ΔＣｌビＣ２１＋１Ｖ＋れ１−Ｖ＋れ２１ と表わされる。
もので、この動作を述べると、田クロックφｐによって
トランジスタＱ。、Ｑ、をオンさせてビット線Ｂ１、Ｂ
２及び交差接続トランジスタＱ、、Ｑ。のゲートを電源
ＶＤＤからプリチヤージする。（２）ワード線（図示せ
ず）の駆動でメモリーセル（図示せず）の情報として蓄
えられた電荷がビット線Ｂ１、Ｂ。に現われ、電荷の再
分配によってビット線Ｂ、、Ｂ２間に微小電位差が生じ
る。（３）クロックφＳによってトランジスタＱ。が導
通し、トランジスタＱ１、Ｑ２の共通ソース電位を引下
げる。このときＱ１、Ｑ。のうち、わずかにゲート電圧
の高い方のトランジスタ、例えばＱ１はソース電位の降
下でその導通が促進され、ドレイン電流によつてビット
線Ｂ１のプリチヤージ電荷を引抜く。一方、対になる他
方のトランジスタＱ２はゲート電位の低下によつて高イ
ンピーダンス状態にありビット線Ｂ２のプリチヤージ電
荷の減少は少い。この動作によつて一方のビット線Ｂ１
はほぼ接地電位となるのに対して他方のビット線Ｂ２は
高電位を保つており、微小電位差は増幅されたことにな
る。この回路が感知できる最小電位差、即ち・センスア
ンプの感度はトランジスタＱ４、Ｑ２の利得定数β、、
β。、ドレイン容量Ｃｌ、Ｃ２及びしきい値電圧Ｖ＋れ
１、Ｖ＋れ２に依存する。β１、β２はΨμＣｏｘで表
わされる。ここでＷはトランジスタのゲート幅、Ｌはゲ
ート長、μはチャンネルのキャリア移動度、フＣｏｘは
ゲートの入力静電容量である。これらの値を用いると、
感度Ｓは文献（家田ほか「６４にビットＭＯＯＲＡＭの
回路設計」電電公社研究実用化報告第２７巻９号ｐ、１
９１５〜ｐ、１９３２）によれば７５■Ａ暦１△βクβ
２−ΔＣｌビＣ２１＋１Ｖ＋れ１−Ｖ＋れ２１ と表わされる。
Ａは定数、には共通ソースの電圧降下速度であり、であ
る。
る。
ここでＣ。，βｏはＣ１とＣ２ならびにβ１とβ２の設
計値である。この式の意味するところはトランジスタの
利得定数、センス節点に接続される容量さえバランスし
ていれば、第１項は影響をもたず、トランジスタＱｌ，
Ｑ２のしきい値電圧差だけがセンス感度を決定する。即
ち、適切な設計によつてビツト線寄生容量、利得定数を
充分に均衡させることは可能であるにもかかわらず、し
きい値電圧は基板不純物濃度の局所的な分布、短チヤネ
ル効果によるしきい値電圧のゲート長依存性等のため１
０ｍＶ以下に抑えることは容易ではないことが実験的に
明らかになつており、センスアンプ感度はしきい値電圧
差で結局制限されてしまう。本発明はこの点に鑑みフリ
ツプフロツプを構成するトランジスタのしきい値電圧の
差を実質的に無関係に微小信号電位差を検出し得る電位
差検出回路を提供することを目的としている。そしてこ
の目的は、本発明によれば、ゲートが互いのドレインに
接続されている一対の交差接続ＭＩＳトランジスタ及び
該ＭＩＳトランジスタのそれぞれのソースに直列接続さ
れた静電容量を具備し、該静電容量を通して前記ＭＩＳ
トランジスタのゲート・ソース間をそれぞれのＭＩＳト
ラン．ジスタのしきい値電圧にプリチヤージし、該静電
容量の結合節点を駆動することにより前記ＭＩＳトラン
ジスタのドレイン間電位差を増幅することを特徴とする
電位差検出回路を提供することによつて達成される。
計値である。この式の意味するところはトランジスタの
利得定数、センス節点に接続される容量さえバランスし
ていれば、第１項は影響をもたず、トランジスタＱｌ，
Ｑ２のしきい値電圧差だけがセンス感度を決定する。即
ち、適切な設計によつてビツト線寄生容量、利得定数を
充分に均衡させることは可能であるにもかかわらず、し
きい値電圧は基板不純物濃度の局所的な分布、短チヤネ
ル効果によるしきい値電圧のゲート長依存性等のため１
０ｍＶ以下に抑えることは容易ではないことが実験的に
明らかになつており、センスアンプ感度はしきい値電圧
差で結局制限されてしまう。本発明はこの点に鑑みフリ
ツプフロツプを構成するトランジスタのしきい値電圧の
差を実質的に無関係に微小信号電位差を検出し得る電位
差検出回路を提供することを目的としている。そしてこ
の目的は、本発明によれば、ゲートが互いのドレインに
接続されている一対の交差接続ＭＩＳトランジスタ及び
該ＭＩＳトランジスタのそれぞれのソースに直列接続さ
れた静電容量を具備し、該静電容量を通して前記ＭＩＳ
トランジスタのゲート・ソース間をそれぞれのＭＩＳト
ラン．ジスタのしきい値電圧にプリチヤージし、該静電
容量の結合節点を駆動することにより前記ＭＩＳトラン
ジスタのドレイン間電位差を増幅することを特徴とする
電位差検出回路を提供することによつて達成される。
以下本発明の一実施例を図面により詳述する。
第２図は本発明の一実施例を示すものであり、通常のい
わゆる閉じ込め型フリツプフロツプ構成のセンスアツプ
に対して静電容量２個（ＣＩＯ，Ｃ２Ｏ）トランジスタ
２個（Ｑｌ，，Ｑｌ６）が追加されている。，第３図は
第２図の回路の動作を説明するためのタイムチヤートで
あり、各クロツクφＰ，φＴ，φＳｌ，φＳ２の動作波
形を示す。第２図においてトランジスタＱ，，，Ｑｌ２
は節点Ｎｌ，Ｎ２の微小電位差を増幅するフリツプフロ
ツプ（交・差接続）回路を構成する。
わゆる閉じ込め型フリツプフロツプ構成のセンスアツプ
に対して静電容量２個（ＣＩＯ，Ｃ２Ｏ）トランジスタ
２個（Ｑｌ，，Ｑｌ６）が追加されている。，第３図は
第２図の回路の動作を説明するためのタイムチヤートで
あり、各クロツクφＰ，φＴ，φＳｌ，φＳ２の動作波
形を示す。第２図においてトランジスタＱ，，，Ｑｌ２
は節点Ｎｌ，Ｎ２の微小電位差を増幅するフリツプフロ
ツプ（交・差接続）回路を構成する。
トランジスタＱ，。，Ｑ，４はビット線Ｂ，，Ｂ。及び
トランジスタＱ，，，Ｑｌ２のゲート（Ｎ，，Ｎ２）を
プリチヤージするための制御トランジスタである。この
回路の動作は、まずクロックφｐ及びφＴによつてトラ
ンジスタＱ，３，Ｑｌ４及びトランジスタＱｌ７，Ｑｌ
８をオンさせることによりビツト線Ｂｌ，Ｂ２をプリチ
ヤージすることから始まる。このときトランジスタＱｌ
５，Ｑｌ６はオフしており、トランジスタＱ２Ｏはオン
している。トランジスタＱ２Ｏのソースまたはドレイン
の一方の電極に結合される基準電位ＶＭは接地電位と電
源電位ＶＤＤの間の任意の電位であるが、なるべく電源
電圧ＶＤＤに近い高い値の方がよい。
トランジスタＱ，，，Ｑｌ２のゲート（Ｎ，，Ｎ２）を
プリチヤージするための制御トランジスタである。この
回路の動作は、まずクロックφｐ及びφＴによつてトラ
ンジスタＱ，３，Ｑｌ４及びトランジスタＱｌ７，Ｑｌ
８をオンさせることによりビツト線Ｂｌ，Ｂ２をプリチ
ヤージすることから始まる。このときトランジスタＱｌ
５，Ｑｌ６はオフしており、トランジスタＱ２Ｏはオン
している。トランジスタＱ２Ｏのソースまたはドレイン
の一方の電極に結合される基準電位ＶＭは接地電位と電
源電位ＶＤＤの間の任意の電位であるが、なるべく電源
電圧ＶＤＤに近い高い値の方がよい。
なお、上記プリチヤージを行う際、クロツクパルスφＰ
，φＴは電源電圧ＶＤＤよりも更にトランジスタＱ，，
またはＱ，。
，φＴは電源電圧ＶＤＤよりも更にトランジスタＱ，，
またはＱ，。
のしきい値電圧以上高いパルス波高値とすることが望ま
しい。これによつてトランジスタＱ，。，Ｑ，。，Ｑ，
，，Ｑ，，は非飽和領域で導通し、ビツト線Ｂｌ，Ｂ２
、節点Ｎｌ，Ｎ２を電源ＶＤＤと同じ値までプリチヤー
ジできる。トランジスタＱｌｌ，Ｑｌ２のソース電位は
この結果それぞれＶＤＤ−ＶＴＨ，，，ＶＤＤ−ＶＴＨ
ｌ２となるまで、静電容量Ｃｌ。，Ｃ２Ｏは充電され、
トランジスタＱｌｌ，Ｑｌ２は丁度カツトオフ状態にな
る。この理由はトランジスタＱｌｌ，Ｑｌ２それぞれの
ゲート及びドレイン電圧はＶＤＤであり、いわゆるダイ
オード接続となつた状態で順方向動作（；よつて静電容
量Ｃ，。，Ｃ。。を充電するためである。従つてプリチ
ヤージ完了後静電容量Ｃｌ。，Ｃ２。の対極板間電圧は
それぞれＶＤＤ−ＶＴＨ，，−ＶＭ，ＶＤＤ−ＶＴＨｌ
２−ＶＭとなＱて’）る。また、トランジスタＱ，，，
Ｑ，２はそれぞれのしきい値ＶＴＨ，，，ＶＴＨ，。に
ゲート・ソース間がバイアスされ、丁度カツトオフと飽
和領域の境界にあり、次のセンス動作でわずかなドレイ
ン電圧の差が生じたときトランジスタＱｌｌ，Ｑｌ２の
しきい値電圧ＶＴＨ，，，ＶＴＨ，。の不揃いに関係な
く微小電圧が検出できるわけである。プリチヤージ完了
後φｐは接地電位に下附させ、これを終了する。次にワ
ード線が駆動され、ビツト線Ｂ，，Ｂ２のプリチヤージ
電荷とメモリーセルの間で電荷再分配が起り、節点Ｎｌ
，Ｎ２の電位にわずかな違いが生じる。
しい。これによつてトランジスタＱ，。，Ｑ，。，Ｑ，
，，Ｑ，，は非飽和領域で導通し、ビツト線Ｂｌ，Ｂ２
、節点Ｎｌ，Ｎ２を電源ＶＤＤと同じ値までプリチヤー
ジできる。トランジスタＱｌｌ，Ｑｌ２のソース電位は
この結果それぞれＶＤＤ−ＶＴＨ，，，ＶＤＤ−ＶＴＨ
ｌ２となるまで、静電容量Ｃｌ。，Ｃ２Ｏは充電され、
トランジスタＱｌｌ，Ｑｌ２は丁度カツトオフ状態にな
る。この理由はトランジスタＱｌｌ，Ｑｌ２それぞれの
ゲート及びドレイン電圧はＶＤＤであり、いわゆるダイ
オード接続となつた状態で順方向動作（；よつて静電容
量Ｃ，。，Ｃ。。を充電するためである。従つてプリチ
ヤージ完了後静電容量Ｃｌ。，Ｃ２。の対極板間電圧は
それぞれＶＤＤ−ＶＴＨ，，−ＶＭ，ＶＤＤ−ＶＴＨｌ
２−ＶＭとなＱて’）る。また、トランジスタＱ，，，
Ｑ，２はそれぞれのしきい値ＶＴＨ，，，ＶＴＨ，。に
ゲート・ソース間がバイアスされ、丁度カツトオフと飽
和領域の境界にあり、次のセンス動作でわずかなドレイ
ン電圧の差が生じたときトランジスタＱｌｌ，Ｑｌ２の
しきい値電圧ＶＴＨ，，，ＶＴＨ，。の不揃いに関係な
く微小電圧が検出できるわけである。プリチヤージ完了
後φｐは接地電位に下附させ、これを終了する。次にワ
ード線が駆動され、ビツト線Ｂ，，Ｂ２のプリチヤージ
電荷とメモリーセルの間で電荷再分配が起り、節点Ｎｌ
，Ｎ２の電位にわずかな違いが生じる。
ここでは仮に節点Ｎ１の電位がわずかに低下したと仮定
しよう。この状態でクロツクφＴを接地電位まで下降さ
せ、トランジスタＱ，，，Ｑ，，をオフとし、ビツト線
Ｂ，，Ｂ。とセンスアンプを切り離す。本発明の回路の
動作にトランジスタＱ，，，Ｑ，。は必ずしも絶対必要
なものではなく、センスアンプとビット線Ｂｌ，Ｂ２は
接続されたままでもかまわない。しかし切り離した方が
後述する理由によつてはるかに良好な結果が得られる。
次にクロツクφ，１が立上り、トランジスタＱｌ９が導
通される。
しよう。この状態でクロツクφＴを接地電位まで下降さ
せ、トランジスタＱ，，，Ｑ，，をオフとし、ビツト線
Ｂ，，Ｂ。とセンスアンプを切り離す。本発明の回路の
動作にトランジスタＱ，，，Ｑ，。は必ずしも絶対必要
なものではなく、センスアンプとビット線Ｂｌ，Ｂ２は
接続されたままでもかまわない。しかし切り離した方が
後述する理由によつてはるかに良好な結果が得られる。
次にクロツクφ，１が立上り、トランジスタＱｌ９が導
通される。
これは従来のセンスアンプ回路ではトランジスタＱｌｌ
，Ｑｌ２の共通ソースに接続されていたものであるが、
本発明では静電容量ＣｌＯ，Ｃ２Ｏを介してトランジス
タＱｌｌ，Ｑｌ２が駆動される。先に述べたように節点
Ｎ１の電位は節点Ｎ２に対してわずかに低下したため当
初トランジスタＱｌ２は完全にカツトオフ領域に入つて
いる。この状態で卜１ランジスタＱｌ，が導通を始める
とトランヅスタＱｌｌはソース電位のわずかな降下で導
通が促進され、節点Ｎ１の蓄積電荷を放電する。節点Ｎ
１の電荷は事実上トランジスタＱｌ２のゲート蓄積電荷
にほぼ等しい。こうして節点Ｎ１の放電電荷はトランジ
スタＱｌｌを通じて流れるため静電容量ＣｌＯに充電さ
れる。従つて節点Ｎ１の接地点に対する寄生容量が静電
容量ＣｌＯに対して無視できる程度の場合、静電容量Ｃ
ｌＯは当該動作中に充電されると言つてもその対極板間
電位はそれほど変化しない。仮に，静電容量ＣｌＯが小
さいか、もしくは節点Ｎ１の対地容量が大きい場合、ト
ランジスタＱｌ９の導通に伴い静電容量ＣｌＯの接地側
電極電位は降下しても対極電位は充電によつてそれ程降
下せず、このためトランジスタＱｌｌのゲート・ソース
間のバイアス５が増大せず、その導通を妨げる働きをす
る。このため節点Ｎ１の電位は降下しなくなり、逆にト
ランジスタＱｌ２側のゲート・ソース間電位を増大させ
て、その導通を促してしまう。トランジスタＱｌ７，Ｑ
ｌ８を用いてビット線Ｂｌ，Ｂ２とセンスアンプを切り
離した理由はこのためであり、節点Ｎ１の寄生容量を当
該動作中極力減少させることを目的としている。従つて
、静電容量ＣｌＯ，Ｃ２Ｏがビット線容量に対して充分
大とすることができればトランジスタＱｌ７，Ｑｌ８に
よる切り離しは不要となる。このように静電容量がＣｌ
Ｏ，Ｃ２Ｏが節点Ｎｌ，Ｎ２の寄生容量に対して充分大
きければ、トランジスタＱｌ９によリプルダウン動作を
行うと静電容量ＣｌＯ，Ｃ２Ｏの電極間電位はほぼ一定
のままトランジスタＱｌｌ，Ｑｌ２のソースをプルダウ
ンスる。この動作によつて節点Ｎｌ，Ｎ２間の微小電位
差はトランジスタＱｌ９のドレイン電位の低下分相当ま
で増幅される。これをプリンセス動作と称することにす
る。次にクロツクφＳ２の立上りによつてトランジスタ
Ｑｌ５，Ｑｌ６を導通させ、トランジスタＱｌｌ，Ｑｌ
２のソース電位を接地電位まで引下げ、確実にラツチを
行う。
，Ｑｌ２の共通ソースに接続されていたものであるが、
本発明では静電容量ＣｌＯ，Ｃ２Ｏを介してトランジス
タＱｌｌ，Ｑｌ２が駆動される。先に述べたように節点
Ｎ１の電位は節点Ｎ２に対してわずかに低下したため当
初トランジスタＱｌ２は完全にカツトオフ領域に入つて
いる。この状態で卜１ランジスタＱｌ，が導通を始める
とトランヅスタＱｌｌはソース電位のわずかな降下で導
通が促進され、節点Ｎ１の蓄積電荷を放電する。節点Ｎ
１の電荷は事実上トランジスタＱｌ２のゲート蓄積電荷
にほぼ等しい。こうして節点Ｎ１の放電電荷はトランジ
スタＱｌｌを通じて流れるため静電容量ＣｌＯに充電さ
れる。従つて節点Ｎ１の接地点に対する寄生容量が静電
容量ＣｌＯに対して無視できる程度の場合、静電容量Ｃ
ｌＯは当該動作中に充電されると言つてもその対極板間
電位はそれほど変化しない。仮に，静電容量ＣｌＯが小
さいか、もしくは節点Ｎ１の対地容量が大きい場合、ト
ランジスタＱｌ９の導通に伴い静電容量ＣｌＯの接地側
電極電位は降下しても対極電位は充電によつてそれ程降
下せず、このためトランジスタＱｌｌのゲート・ソース
間のバイアス５が増大せず、その導通を妨げる働きをす
る。このため節点Ｎ１の電位は降下しなくなり、逆にト
ランジスタＱｌ２側のゲート・ソース間電位を増大させ
て、その導通を促してしまう。トランジスタＱｌ７，Ｑ
ｌ８を用いてビット線Ｂｌ，Ｂ２とセンスアンプを切り
離した理由はこのためであり、節点Ｎ１の寄生容量を当
該動作中極力減少させることを目的としている。従つて
、静電容量ＣｌＯ，Ｃ２Ｏがビット線容量に対して充分
大とすることができればトランジスタＱｌ７，Ｑｌ８に
よる切り離しは不要となる。このように静電容量がＣｌ
Ｏ，Ｃ２Ｏが節点Ｎｌ，Ｎ２の寄生容量に対して充分大
きければ、トランジスタＱｌ９によリプルダウン動作を
行うと静電容量ＣｌＯ，Ｃ２Ｏの電極間電位はほぼ一定
のままトランジスタＱｌｌ，Ｑｌ２のソースをプルダウ
ンスる。この動作によつて節点Ｎｌ，Ｎ２間の微小電位
差はトランジスタＱｌ９のドレイン電位の低下分相当ま
で増幅される。これをプリンセス動作と称することにす
る。次にクロツクφＳ２の立上りによつてトランジスタ
Ｑｌ５，Ｑｌ６を導通させ、トランジスタＱｌｌ，Ｑｌ
２のソース電位を接地電位まで引下げ、確実にラツチを
行う。
以上の動作でセンスは終了し、クロツクφＴによつてト
ランジスタＱｌ７，Ｑｌ８を再びオンし、センス結果を
ビツト線Ｂｌ，Ｂ２に伝えてセル記憶内容のリフレツシ
ユを完了する。
ランジスタＱｌ７，Ｑｌ８を再びオンし、センス結果を
ビツト線Ｂｌ，Ｂ２に伝えてセル記憶内容のリフレツシ
ユを完了する。
プリセンス終了後トランジスタＱｌｌ，Ｑｌ２のソース
電位を接地電位まで下降させる際、トランジスタＱｌ５
，Ｑｌ６の内部抵抗に著しい差があると、一方のソース
が速くプルダウンされ、プリセンス動作後のトランジス
タＱｌｌ，Ｑｌ２のドレイン電位差が充分に大きくない
場合、誤反転する可能性もある。
電位を接地電位まで下降させる際、トランジスタＱｌ５
，Ｑｌ６の内部抵抗に著しい差があると、一方のソース
が速くプルダウンされ、プリセンス動作後のトランジス
タＱｌｌ，Ｑｌ２のドレイン電位差が充分に大きくない
場合、誤反転する可能性もある。
このような場合はプリセンス後のトランジスタＱＷＱｌ
２のソース電位を等しくするためにトランジスタＱｌｌ
，Ｑ，２のソースを結ぶトランジスタを１つ追加すれば
良い。このような誤動作を防ぐには第１にプリセンスの
利得を大きくすることが大事で、静電容量ＣｌＯ，Ｃ２
Ｏを節点Ｎｌ，Ｎ２の容量に対して充分大きくし、かつ
基準電位、を高くすることが望ましい。
２のソース電位を等しくするためにトランジスタＱｌｌ
，Ｑ，２のソースを結ぶトランジスタを１つ追加すれば
良い。このような誤動作を防ぐには第１にプリセンスの
利得を大きくすることが大事で、静電容量ＣｌＯ，Ｃ２
Ｏを節点Ｎｌ，Ｎ２の容量に対して充分大きくし、かつ
基準電位、を高くすることが望ましい。
第１図はセンスアンプとして用いた従来の電位差検出回
路の構成を示す図、第２図はセンスアンプとして用いた
本発明の一実施例による電位差検出回路の構成を示す図
、第３図は第２図の回路の動作を説明するためのタイム
チヤートである。
路の構成を示す図、第２図はセンスアンプとして用いた
本発明の一実施例による電位差検出回路の構成を示す図
、第３図は第２図の回路の動作を説明するためのタイム
チヤートである。
Claims (1)
- 【特許請求の範囲】 １ ゲートが互いのドレインに接続されている一対の交
差接続ＭＩＳトランジスタ及び該ＭＩＳトランジスタの
それぞれのソースに直列接続された静電容量を具備し、
該静電容量を通して前記ＭＩＳトランジスタのゲート・
ソース間をそれぞれのＭＩＳトランジスタのしきい値電
圧にプリチヤージし、該静電容量の結合節点を駆動する
ことにより前記ＭＩＳトランジスタのドレイン間電位差
を増幅することを特徴とする電位差検出回路。 ２ 前記静電容量にそれぞれ並列に共通制御信号で制御
されるＭＩＳトランジスタを具備したことを特徴とする
特許請求の範囲第１項記載の電位差検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55006008A JPS5947391B2 (ja) | 1980-01-22 | 1980-01-22 | 電位差検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55006008A JPS5947391B2 (ja) | 1980-01-22 | 1980-01-22 | 電位差検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56105389A JPS56105389A (en) | 1981-08-21 |
| JPS5947391B2 true JPS5947391B2 (ja) | 1984-11-19 |
Family
ID=11626690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55006008A Expired JPS5947391B2 (ja) | 1980-01-22 | 1980-01-22 | 電位差検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5947391B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6247897A (ja) * | 1985-08-28 | 1987-03-02 | Sony Corp | 読み出し増幅器 |
| JPS62252597A (ja) * | 1986-04-24 | 1987-11-04 | Sony Corp | センスアンプ |
| US5297097A (en) | 1988-06-17 | 1994-03-22 | Hitachi Ltd. | Large scale integrated circuit for low voltage operation |
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
-
1980
- 1980-01-22 JP JP55006008A patent/JPS5947391B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56105389A (en) | 1981-08-21 |
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