JP6810177B2 - 読み出し増幅器回路、メモリ装置、抵抗変化型メモリセルの状態値を求めるための方法、およびメモリ装置を動作させるための方法 - Google Patents

読み出し増幅器回路、メモリ装置、抵抗変化型メモリセルの状態値を求めるための方法、およびメモリ装置を動作させるための方法 Download PDF

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Description

種々の実施形態は、一般的に、読み出し増幅器回路、メモリ装置、抵抗変化型メモリセルの状態値を求めるための方法、およびメモリ装置を動作させるための方法に関する。
電子的なメモリに記憶されている値、例えばビット値を読み出すために、通常の場合、「０」か「１」を表す２つの状態のいずれかにある基準信号が使用されるか、または相補的なビットが使用される。相補的なビットが利用される場合、２つのメモリセルないしメモリセル素子が、相互に相補的な状態を取る。この場合、状態「０」を、例えば「０」、「１」の組合せによって表すことができ、状態「１」を、逆の組合せ「１」、「０」によって表すことができる。またこの場合、読み出しの際には、２つの状態を相互に比較するだけでよく、基準信号を省略することができる。
図１Ａから図１Ｄには、それぞれ２つのメモリ状態（ここでは、１または０で表されている）にプログラミングされているメモリセルにおいて見られる種々の状態が各状態値（図１Ａ、図１Ｃ、図１Ｄにおいては電流Ｉ、図１Ｂにおいては抵抗Ｒ。一般的に、状態値に対して例えばＶｔ、Ｒ、Ｉ、ｔを利用することができる）の度数分布として例示されている。度数分布は、通常の場合、広範な分布を示す。２つの分布が重畳せずに、間隙（読み出しウィンドウと記す）によって相互に離隔されていることによって、状態値に基づいて（読み出しウィンドウ内に配置されている基準値（図１ＣにおけるＩｒｅｆ）を基準として、または２つの相補的な状態値の相互的な比較において）、読み出されたセルにメモリ値を一義的に対応付けることができる。これをより確実にかつより高速に成功させようとするほど、読み出しウィンドウはより大きくなる。
読み出しウィンドウを、相対的読み出しウィンドウとも称される係数ｋ＝（ｂ−ａ）／ａによって特徴付けることができる。ここで、ａは、０に近い方に位置する分布に対して期待されるか、またはそのような分布において見られる最大値を表し、またｂは、０から遠い方に位置する分布が期待されるか、またはそのような分布において見られる最小値を表す。
従来では、図１Ｃに図示されているように、６超の係数が一般的であった。
近年開発されたメモリ装置（例えば、ＭＲＡＭ）では、読み出しウィンドウ、つまり相補的なビット間の間隙、ないしビットと基準ビットとの間隙が極端に小さい。このことは、例示的なＭＲＡＭメモリについての図１Ｄに図示されており、このＭＲＡＭメモリに関して、係数は、ｋ＝０．０５である。
もっともそれと同時に、ビットを読み出すためのアクセス時間も、より一層短縮されなければならない。
これまでのところ、そのような小さい読み出しウィンドウにおいて、許容時間（例えば、２０ｎｓ未満）内で読み出しを行うことができる読み出し増幅器は存在していない。
図面において、類似の参照番号は、通常の場合、種々の各図における同一の部分を表している。ただし、図面を見やすくするために、各図の相互に対応するすべての部分に参照番号を付すことは部分的に省略されている。同一または類似の部分には、それらを区別するために、共通の参照番号の後に付加的な数字または文字を設けている場合もある。図面は、必ずしも縮尺通りに描写されてはおらず、むしろ本発明の原理を例示するために強調されている。下記において、本発明の種々の実施形態を、添付の図面を参照しながら説明する。
メモリセルの状態を状態値の度数分布として示す。 メモリセルの状態を状態値の度数分布として示す。 メモリセルの状態を状態値の度数分布として示す。 メモリセルの状態を状態値の度数分布として示す。 従来技術による、メモリセルの状態値を読み出すための読み出し回路を示す。 種々の実施例による、メモリセルの状態値を読み出すための読み出し回路を示す。 種々の実施例による、メモリセルの状態値を読み出すための読み出し回路を示す。 種々の実施例によるメモリ装置を示す。 図２Ｂに示した読み出し回路を使用した読み出し過程に関するモンテカルロシミュレーションと、図３Ａに示した読み出し回路を使用した読み出し過程に関するモンテカルロシミュレーションと、の比較を示す。 種々の実施例による、メモリセルの状態値を読み出すための読み出し回路を示す。 種々の実施例による、メモリセルの状態値を評価するための評価回路を示す。 種々の実施例による、第１の期間における、メモリセルの状態値を評価するための評価回路を示す。 種々の実施例による、第２の期間における、メモリセルの状態値を評価するための評価回路を示す。 種々の実施例による、メモリセルの状態値を評価するための評価回路を示す。 種々の実施例による、メモリセルの状態値を評価するための評価回路を示す。 種々の実施例による、メモリセルの状態値を評価するための評価回路を示す。 種々の実施例による、メモリセルの状態値を求めるための読み出し増幅器回路を示す。 種々の実施例による、メモリセルの状態値を求めるための読み出し増幅器回路のブロック図を示す。 種々の実施例による、メモリセルの状態値を求めるための方法のフローチャートを示す。
以下の詳細な説明は、一例として、例示によって特定された、本発明を実際に使用することができる実施形態および詳細が示された添付の図面を参照する。
「例示的」という語句は、本明細書において、「一例として、模範として、または例示として利用される」の意味において使用されている。本明細書において「例示的に」説明するすべての実施形態または構造は、必ずしも、他の実施形態または他の構造に比べて好適または有利なものではない。
公知のあらゆる実現手段と比較してより速い速度およびより高い精度をもたらす、メモリセルの状態値に関する新たな測定コンセプトないし検出コンセプトが提供される。
メモリを読み出すために高速かつ正確に動作する読み出し増幅器は、例えばＭＲＡＭ、ＲＲＡＭ、ＰＣＲＡＭまたはＣＢＲＡＭのようなより新規のメモリ装置には不可欠である。
種々の実施例において、読み出しウィンドウおよびアクセス時間に関する要求を満たす、読み出し増幅器回路が提供される。
その上、時間基準に対する要求がそれ程高くないのであれば、読み出し増幅器の精度をさらに高めることができる。これまでのところ、小さい読み出しウィンドウにおいて前述の種類のメモリ装置を速い速度で正確に読み出すための、より適切な解決手段はまだ存在していない。
提案される読み出し増幅器においては、単一の回路において８個（まで）の態様が組み合わされることによって、速度および精度に関する公知の制限が克服される。それらの態様は下記の通りである。
１）不等な測定経路の回避
２）信号対雑音比の改善
３）動作点の最適化
４）使用される装置の数の最小化
５）オフセット補償
６）クロストーク最小化
７）電圧供給の影響の低減
８）ノイズ低減
ここで、絶対値は重要ではなく、比率だけが重要であることを前提とする。
種々の実施例において、８個すべての態様が実現されるのではなく、技術的に独立して実現できる限りでは、例えばそれらの態様のうちの１つだけ、または一部が実現されるように、抵抗変化型メモリセルの状態値を求めるための読み出し増幅器回路を構成することができるか、または所属の方法を実施することができる。もっとも、追加することができる別の各態様は、さらに少なくとも、抵抗型メモリセルの状態値を求める際の精度を改善する。最適な結果は、８個すべての態様が実現された際に達成することができる。
８個の態様／原理、およびそれらの実施時に提案される措置を、以下の表に箇条書きで纏めた。
以下では、複数の図面を参照しながら個々の態様を詳細に説明する。各図において、図３Ｂには、種々の実施例によるメモリ装置３３４が図示されており、図１１および図１２には、メモリ装置３３４の一部であってよい、種々の実施例による読み出し増幅器回路２０２が図示されており、図２Ｂ、図３Ａおよび図５には、読み出し増幅器回路２０２の一部であってよい読み出し回路２０２ａないし２０２ｂが図示されており、また図７Ａ、図７Ｂ、図８、図９および図１０の各図には、読み出し増幅器回路２０２の一部であってよい評価回路２０２ｃが図示されている。
１）不等な測定経路の回避
図２Ａには、評価回路の入力信号としての出力信号Ｕｏｕｔを提供するために、従来技術に従い現在利用されているメモリセル２０１の状態値（ここでは、例示的に抵抗Ｒｃｅｌｌ）を読み出すための最も簡単な読み出し回路２００が示されている。
読み出し回路２００は、２つの独立したトランジスタ２０８、２１０およびスイッチ２０６を有している。バイアス電流が、トランジスタ２１０における制御電圧Ｕｘによって規定され、また測定電圧が、トランジスタ２０８の制御端子におけるＵｙとして提供される。出力信号Ｕｏｕｔは、セル抵抗Ｒｃｅｌｌの関数であり、この場合、トランジスタ２０８は増幅器として機能し、この増幅器は、例えばＵＲで表されている点において降下する、同様にセル抵抗Ｒｃｅｌｌに依存する電圧ＵＲの変化を増幅し、それによってＵｏｕｔはＵＲよりも高い感度を有している。
この読み出し回路２００（または類似の回路）を使用するのであれば、従来技術では、基準セルまたは相補的なメモリセルを読み出すためには、固有の回路が使用されることになると考えられる。これによって、２つの回路の特性が異なることから、（特に異なるトランジスタを通過する際に）測定信号に測定エラーがもたらされる可能性がある。
種々の実施例において、読み出し増幅器回路２０２（８個すべての態様が考慮される実施例のための読み出し増幅器回路、図１０、図１１または図１２を参照されたい）には、図２Ｂに例示的に図示されているように、読み出し回路２０２ａを設けることができる。
ここで、メモリセル素子２０４（以下では、第１の抵抗変化型メモリセル素子２０４と記す）の状態値と、相補的なメモリセル素子または外部の基準メモリセル素子２１２（以下では、第２の抵抗変化型メモリセル素子２１２と記す）と、の差を求めるための測定装置、すなわち読み出し回路２０２ａは常に同一である。第１のメモリセル素子２０４に関する測定値Ｕ０を提供する場合、第２のメモリセル素子２１２に関する測定値Ｕ１を提供する場合と同一の、読み出し回路２０２ａの区間２２８を利用することができる。２つの測定過程に共通の区間２２８は、第１のトランジスタ２１６を有することができる。各メモリセル素子２０４、２１２と、対応付けられた出力信号（Ｕ０ないしＵ１）が提供される所属の出力端と、の間には、共通の区間２２８内には存在しないトランジスタが配置されないように、読み出し回路２０２ａを構成することができる。
共通の区間２２８の利用を実現するために、２つの測定過程を順次連続して実施することができる。例示を目的として、以下では、１回目の測定過程が実施される第１の期間に対して参照符号ＴＡを使用し、２回目の測定過程が実施される第２の期間に対して参照符号ＴＢを使用する。
１つまたは複数のコンパレータを有することができ、したがってコンパレータ回路２０２ｃとも称することができる評価回路２０２ｃに２つの測定結果Ｕ０およびＵ１を同時に提供できるようにするために、ＴＡ中の１回目の測定結果Ｕ０をバッファすることができる。ＴＢ中に、測定結果Ｕ１が求められ、記憶されている測定結果Ｕ０が、Ｕ１と共に提供される。
読み出し回路２０２ａ（また同様に下記において説明する読み出し回路２０２ｂ）は、スイッチ構造２１４および制御回路３３２（図３Ｂを参照されたい）を有することができる。制御回路３３２は、スイッチ構造２１４（例えば、図２Ｂに概略的に図示されている２つのスイッチ）を（位置ＴＡに）制御することによって、第１の期間ＴＡにおいては、第１の抵抗変化型メモリセル素子２０４に印加される電圧、またはその電圧に由来する（例えば、増幅された）電圧Ｕ０が第１のメモリ素子２１８に供給されるように構成することができる。読み出し回路２０２ａの第１の部分２２２を形成している相応の経路は、図２Ｂにおいて、灰色の背景で示唆されている。制御回路３３２は、さらに、スイッチ構造２１４（例えば、図２Ｂに概略的に図示されている２つのスイッチ）を（位置ＴＢに）制御することによって、第２の期間ＴＢにおいては、第２の抵抗変化型メモリセル素子２１２に印加される電圧、またはその電圧に由来する（例えば、増幅された）電圧Ｕ１が提供されるように構成することができる。図面を見やすくするために、相応の経路のうち、第１の部分２２２および経路に共通する区間２２８のみが示唆されている。この区間２２８は、図２Ｂにおいて、縁取りされて示唆されている。第１のトランジスタ２１６（この例示的な読み出し回路２０２ａの唯一のトランジスタ）は、区間２２８の一部であってよい。
ここで、Ｕ１−Ｕ０は、抵抗Ｒ１とＲ０との差、すなわちＲ１−Ｒ０に関する尺度に過ぎない。
この結果は、読み出し回路２０２ａを使用した測定に際し、ＴＡとＴＢとの和であるアクセス時間Ｔａｃｃｅｓｓ（つまり、Ｔａｃｃｅｓｓ＝ＴＡ＋ＴＢ）中のＩｂｉａｓおよびＵｙが一定である場合にのみ有効である。
アクセス時間Ｔａｃｃｅｓｓ中にＩｂｉａｓおよびＵｙが絶対的に不変であることは、通常は保証できず、それどころか、例えば装置がスイッチオン後に回路がまだ発振していない場合には、変動が一般的に発生すると考えられる。アクセス時間Ｔａｃｃｅｓｓ中のＩｂｉａｓおよびＵｙの偶発的な変動は、測定結果Ｕ０およびＵ１においてノイズとして認識することができる。信号対雑音比の改善には、下記に説明する第２の態様が使用される。
２）信号対雑音比の改善
種々の実施例において、信号対雑音比を改善するために、二重の測定が実施される。この場合、各測定過程（これは、測定結果Ｕ０ないしＵ１を求めることを意味している）が２回実施される。つまり、第１の期間に由来するその都度１つの測定結果Ｕ０ないしＵ１（Ｕ０（ＴＡ）ないしＵ１（ＴＡ）と記す）と、第２の期間に由来するその都度１つの測定結果Ｕ０ないしＵ１（Ｕ０（ＴＢ）ないしＵ１（ＴＢ）と記す）と、が存在する。この場合、１回目の測定および２回目の測定は、２つの独立した（または該当する、入れ替えられた）測定経路を用いて実施される。これによって、障害を除去することができ、また感度を２倍にすることができる。
この場合、測定結果は以下のように評価され（相互に減算され）、評価は、例えば図６から図１２と関連させて詳細に説明する評価回路２０２ｃにおいて行うことができる。
［Ｕ１（ＴＢ）−Ｕ０（ＴＡ）］−［Ｕ０（ＴＢ）−Ｕ１（ＴＡ）］＝２［Ｕ１−Ｕ０］
以下では、Ｕ０（ＴＡ）などに対してＵ０Ａなどと省略した記載を使用する。
相互に類似する障害をこの測定方法において除去できるということを、以下のように具体的に示すことができる（ここで、ＵＳは、例えばバイアスの変化によって惹起された障害を表す）。
この式より見て取れるように、２つの時点（ＴＡまたはＴＢ）のうちの一方のみに該当するが、しかしながらこの時点に実施される２つの測定に該当する障害ＵＳが相互的に相殺される。
すなわち、より高い感度を達成するため、またＴＢ中にＴＡから変化した、２つの経路に対して同等の作用を有する測定条件の影響を除去するために、測定経路が２倍にされる。読み出し回路２０２ｂの１つの例示的な実施形態においては、図３Ａに図示されているように、２つの差の組合せのみを検出することができる。
図３Ａに、二重の測定を実現するための１つの実施例が図示されている。図３Ａによる読み出し回路２０２ｂにおいては、スイッチ構造２１４（例えば、図３Ａに概略的に図示されている４つのスイッチ）を（位置「ＴＡ」に）制御することによって、第１の期間ＴＡにおいて、第１の抵抗変化型メモリセル素子２０４に印加されるか、またはそれに由来する電圧Ｕ０Ａが第１のメモリ素子２１８に供給され（読み出し回路２０２ｂの第１の部分２２２を形成している相応の経路は、図３Ａにおいて、濃い灰色の背景で示唆されている）、また第２の抵抗変化型メモリセル素子２１２に印加されるか、またはそれに由来する電圧Ｕ１Ａが第２のメモリ素子２２０に供給される（読み出し回路２０２ｂの第２の部分２２４を形成している相応の経路は、図３Ａにおいて、薄いグレーの背景で示唆されている）ように、制御回路３３２（図３Ｂを参照されたい）を構成することができる。さらに、スイッチ構造２１４（例えば、図３Ａに概略的に図示されている４つのスイッチ）を（位置「ＴＢ」に）制御することによって、第２の期間ＴＢにおいて、第１の抵抗変化型メモリセル素子２０４に印加されるか、またはそれに由来する電圧Ｕ０Ｂが提供され、第２の抵抗変化型メモリセル素子２１２に印加されるか、またそれに由来する電圧Ｕ１Ｂが提供されるように、制御回路３３２を構成することができる。
第２の期間ＴＢにおいては、さらに、第１の期間において第１のメモリ素子２１８に記憶された電圧Ｕ０Ａおよび第２のメモリ素子２２０に記憶された電圧Ｕ１Ａを提供することができる。
第１のメモリ素子２１８および第２のメモリ素子２２０は、例えばコンデンサを有することができるか、またはコンデンサであってよい。
この場合、読み出し回路２０２ａと関連させて上記において説明したように、第２の抵抗変化型メモリセル素子２１２に印加されるか、またはそれに由来する電圧を提供するために、第２の期間ＴＢにおいては、所定の経路が利用され、そのうち、図３Ａにおいては図面を見やすくするために、第１の部分２２２およびその経路に共通する区間２２８のみが示唆されている。第１の部分２２２のこの区間２２８は、図３Ａにおいて、縁取りされて示唆されている。第１のトランジスタ２１６は、区間２２８の一部であってよい。
同様に、第１の抵抗変化型メモリセル素子２０４に印加されるか、またはそれに由来する電圧を提供するために、第２の期間ＴＢにおいては、１つの別の経路が利用され、そのうち、図３Ａにおいては図面を見やすくするために、第２の部分２２４およびその別の経路に共通する区間２２６のみが示唆されている。この区間２２６は、図３Ａにおいて、縁取りされて示唆されている。区間２２６は、第２のトランジスタ２１７を有することができる。
図３Ｂに図示されているように、読み出し回路２０２ａまたは読み出し回路２０２ｂは、メモリ装置３３４、例えばＭＲＡＭメモリ装置、ＲＲＡＭメモリ装置、ＰＣＲＡＭメモリ装置またはＣＢＲＡＭメモリ装置の一部であってよい。
メモリ装置３３４において、読み出し回路２０２ａないし２０２ｂは、読み出し増幅器回路２０２の一部であってよい。読み出し増幅器回路２０２は、さらに、評価回路２０２ｃならびに制御回路３３２を有することができる。種々の実施例において、メモリ装置３３４は、読み出し増幅器回路２０２の他に、１つまたは複数の別の読み出し増幅器回路２０３を有することができる。メモリ装置３３４は、さらに、データメモリ３３６を有することができ、このデータメモリ３３６は、少なくとも、第１のメモリセル素子２０４および第２のメモリセル素子２１２を備えたメモリセルを有している。さらに、データメモリ３３６は、少なくとも１つの別のメモリセル素子２０５を有することができる。メモリ装置３３４は、さらに、作動制御部３３０、例えば作動制御回路３３０を有することができ、この作動制御回路３３０を、例えばデータメモリ３３６のアドレッシングおよび相応の読み出し増幅器回路２０２ないし２０３の応答による、データメモリ３３６および読み出し増幅器回路２０２ないし２０３一般的な作動制御のために、また必要に応じて、別の通常の作動制御過程のために構成することができる。
図４には、図２Ｂに示した読み出し回路を使用した読み出し過程に関するモンテカルロシミュレーション（４００ａおよび４００ｂ）と、図３Ａに示した読み出し回路を使用した読み出し過程に関するモンテカルロシミュレーション（４００ｃ）と、の比較が示されている。ここでは、障害信号の発生がシミュレートされた。そのような障害信号は、メモリセル素子毎にその都度１つの電圧値（４００ａにおけるＵ１Ｂ−Ｕ０Ａ、および４００ｂにおけるＵ０Ｂ−Ｕ１Ａ）しか使用されない場合に、エラーを含む評価につながる可能性がある。これとは異なり、［Ｕ１Ｂ−Ｕ０Ａ］−［Ｕ０Ｂ−Ｕ１Ａ］に従い、図３Ａに図示した読み出し回路２０２ｂを使用した際に提供される全部で４つの電圧値を使用することによって、メモリセルの状態値を、エラーを含まずに求めることができる。
３）動作点の最適化
提供される電圧ＵＢに関する最大の測定感度は、読み出し回路２０２ａないし２０２ｂの自動調整が行われるように構成されている場合に達成することができる。このことは、種々の実施例によるメモリセル２０４の状態値を読み出すために、自動調整型の読み出し回路２０２ａを示す図５に例示されている。
図５に示した読み出し回路２０２ａは、図２Ｂに示した読み出し回路２０２ａの変形形態として図示されている。同様に、図３Ａに示した読み出し回路２０２ｂにおける動作点の最適化の態様を実現することも可能である。このことは、例示的に図１１に図示されている。相応に、図５に示した出力電圧ＵＡは、図２Ｂに示した電圧Ｕ０および図１１に示した電圧Ｕ０Ａに相当し、また図５に示した出力電圧ＵＢは、図２Ｂに示した電圧Ｕ１および図１１に示した電圧Ｕ１Ｂに相当する。
読み出し回路２０２ａないし２０２ｂ内のトランジスタを、好適には、読み出し回路２０２ａないし２０２ｂにおける、それらトランジスタの位置および機能に応じて選択することができ、例えば動作時にトランジスタに印加される電圧の極性を考慮して選択することができる。図２Ｂにおける実施例（これについては図５も参照されたい）のように、正の給電電圧ＶＤＤが第１のトランジスタ２１６のドレイン出力端２１６Ｇに印加される場合には、第１のトランジスタ２１６は、例えばｎチャネル電界効果トランジスタまたはＮＰＮ型のトランジスタであってよい。
自動調整のために、ＴＡ中に、第１のメモリセル素子２０４に印加されるか、またはそれに由来する電圧ＵＡ（ないし相応の抵抗Ｒ０）の測定時に、ゲート（一般的には制御端子）２１６Ｓおよびドレイン（一般的には被制御端子）２１６Ｇを短絡させることができ、その結果、最適なドレインレベルが保証されるように、第１のトランジスタ２１６の動作点が最適化される。続いて、この構成において、第１のトランジスタ２１６が、第１のメモリセル素子２０４に印加されるか、またはそれに由来する電圧ＵＡ／Ｕ０／Ｕ０Ａの提供または記憶している間、飽和領域において動作するように構成されており、これによって第１のトランジスタ２１６は、メモリセル素子２０４のための増幅器として、また電圧制限器として機能する。換言すれば、第１の期間ＴＡにおいて、第１のトランジスタ２１６の制御端子２１６Ｓを、第１のトランジスタ２１６の被制御端子２１６Ｇに導電的に接続することができ、また第２の期間ＴＢにおいて、第１のトランジスタ２１６の制御端子２１６Ｓを、第１のトランジスタ２１６の被制御端子２１６Ｇから切り離すことができる。
第２のメモリセル素子２１２の抵抗Ｒ１が第１のメモリセル素子２０４の抵抗Ｒ０に近い限り、このことは、冒頭で説明したように、特に非常に小さい相対的な読み出しウィンドウを有している新規の抵抗変化型メモリ装置の場合であるが、第１のトランジスタ２１６は、ＴＢ中も、依然として最適な動作点に留まるか、または最適な動作点から極僅かにしか離れないと考えられる。
同様に、第２の部分２２４ないし第２の区間２２６の一部である第２のトランジスタ２１７も自動調整型であってよい。例えば、第１の期間ＴＡにおいて、第２のトランジスタ２１７の制御端子２１７Ｓを、第２のトランジスタ２１７の被制御端子２１７Ｇに導電的に接続することができ、また第２の期間ＴＢにおいて、第２のトランジスタ２１７の制御端子２１７Ｓを、第２のトランジスタ２１７の被制御端子２１７Ｇから切り離すことができる。
４）使用される装置の数の最小化
態様４から８についての以下の説明は、読み出し回路２０２ｂと関連させた、例示的な評価回路２０２ｃに関する。もっともそれらの態様を、必要な変更を加えて、評価回路２０２ｃおよび読み出し回路２０２ａの組合せに適用することもできる。
読み出し増幅器回路２０２内の、すなわち読み出し回路２０２ｂ内だけでなく、読み出し回路２０２ａないし２０２ｂの測定信号Ｕ０Ａ、Ｕ１Ａ、Ｕ０ＢおよびＵ１Ｂが提供される評価回路２０２ｃ内のものも含めた各トランジスタは、オフセットの補償に寄与することができる。そのようなオフセットによって、求められた結果（評価回路２０２ｃから提供される結果はＵｏｕｔと記す）が劣化する可能性があり、したがって結果Ｕｏｕｔの精度も低下する可能性がある。
相応に、種々の実施例によれば、評価回路２０２ｃにおいて使用されるトランジスタの数を最小にすることができる。
図６には、種々の実施例によるメモリセル２０４の状態値を評価するための評価回路２０２ｃが（上部ではブロック図として、下部では回路図として）示されている。ブロック図から見て取れるように、評価回路２０２ｃ内では、４個のコンパレータ６６０、６６２、６６４および６６６が利用され、それらのコンパレータは、読み出し回路２０２ｂから提供される測定値Ｕ１Ｂ、Ｕ０Ａ、Ｕ０ＢおよびＵ１Ａに基づいて出力信号Ｕｏｕｔを生成するために１０個のトランジスタしか有していない。以下では、評価回路２０２ｃ内のコンパレータ６６０、６６２、６６４および６６６の機能を説明する。個々の回路素子、特にトランジスタの例示的な結線は、図６から図１１の回路図より見て取れる。
評価回路２０２ｃ内では、（上部の式および図６に記載されているように）第３のコンパレータ６６４によって抵抗変化型メモリセル２０４の状態値が中間結果として既に提供されるように、第１のコンパレータ６６０、第２のコンパレータ６６２、第３のコンパレータ６６４が、提供された測定値Ｕ１Ｂ、Ｕ０Ａ、Ｕ０ＢおよびＵ１Ａの比較に利用される。この中間結果は、増幅器６６６として利用される第４のコンパレータ６６６を用いて、利用可能な出力信号Ｕｏｕｔに増幅され、この場合、コンパレータ６６６は、増幅係数ａをもたらし、それによって２［Ｕ１−Ｕ０］×ａ＝Ｕｏｕｔとなるように構成することができる。
比較のために、図６に示した実施例（および後続の図面、図面を見やすくするために、評価回路２０２ｃないし読み出し増幅器２０２のすべての素子を、すべての図面において示してはいない。しかしながら、図面間での参照番号の対応は容易である）に応じて、第１のコンパレータ６６０は、第２の期間ＴＢにおいて、第２の抵抗変化型メモリセル素子２１２に印加されるか、またはそれに由来する電圧Ｕ１Ｂを、第１の期間ＴＡにおいて、第１のメモリ素子２１８に供給された電圧Ｕ０Ａと比較するように構成することができる。このために、第２の期間ＴＢにおいては、第１のコンパレータ６６０の第３のトランジスタ６６０Ｔ１の制御端子６６０Ｔ１Ｓ（この参照符号および後続の参照符号は、読み出し回路２０２ａ、２０２ｂの第１のトランジスタ２１６と区別するために使用される）には、電圧Ｕ１Ｂが提供され、また第１のコンパレータ６６０の第４のトランジスタ６６０Ｔ２の制御端子６６０Ｔ２Ｓには、電圧Ｕ０Ａが提供され、この場合、第３のトランジスタ６６０Ｔ１および第４のトランジスタ６６０Ｔ２を相互に並列に接続することができる。
さらに、図６に示した実施例に応じて、第２のコンパレータ６６２は、第２の期間ＴＢにおいて、第１の抵抗変化型メモリセル素子２０４に印加されるか、またはそれに由来する電圧Ｕ０Ｂを、第１の期間ＴＡにおいて、第２のメモリ素子２２０に供給された電圧Ｕ１Ａと比較するように構成することができる。このために、第２の期間ＴＢにおいては、第２のコンパレータ６６２の第５のトランジスタ６６２Ｔ１の制御端子６６２Ｔ１Ｓには、電圧Ｕ１Ａが提供され、また第２のコンパレータ６６２の第６のトランジスタ６６２Ｔ２の制御端子６６２Ｔ２Ｓには、電圧Ｕ０Ｂが提供され、この場合、第５のトランジスタ６６２Ｔ１および第６のトランジスタ６６２Ｔ２を相互に並列に接続することができる。
第３のコンパレータ６６４は、第２の期間ＴＢにおいて、第１のコンパレータ６６０の比較結果と、第２のコンパレータ６６２の比較結果とを比較するように構成することができる。このために、第７のトランジスタ６６４Ｔ１の被制御端子６６４Ｔ１Ｇおよび制御端子６６４Ｔ１Ｓ、ならびに第８のトランジスタ６６４Ｔ２の制御端子６６４Ｔ２Ｓを、第３のトランジスタ６６０Ｔ１の被制御端子６６０Ｔ１Ｇおよび第５のトランジスタ６６２Ｔ１の被制御端子６６２Ｔ１Ｇに接続することができ、また第８のトランジスタ６６４Ｔ２の被制御端子６６４Ｔ２Ｇを、第４のトランジスタ６６０Ｔ２の被制御端子６６０Ｔ２Ｇおよび第６のトランジスタ６６２Ｔ２の被制御端子６６２Ｔ２Ｇに接続することができる。
評価回路２０２ｃ内のトランジスタを、好適には、評価回路２０２ｃおける、それらのトランジスタの位置および機能に応じて選択することができ、例えば動作時にトランジスタに印加される電圧の極性を考慮して選択することができる。図６から図１１における実施例では、第１のコンパレータ６６０のトランジスタ６６０Ｔ１、６６０Ｔ２および第２のコンパレータ６６２のトランジスタ６６２Ｔ１、６６２Ｔ２が、例えば、ｐチャネル電界効果トランジスタであってよく、かつ第３のコンパレータ６６４のトランジスタ６６４Ｔ１、６６４Ｔ２が、ｎチャネル電界効果トランジスタであってよく、もしくはそれとは逆に、第１のコンパレータ６６０のトランジスタ６６０Ｔ１、６６０Ｔ２および第２のコンパレータ６６２のトランジスタ６６２Ｔ１、６６２Ｔ２が、例えば、ｎチャネル電界効果トランジスタであってよく、かつ第３のコンパレータ６６４のトランジスタ６６４Ｔ１、６６４Ｔ２が、ｐチャネル電界効果トランジスタであってよい。
もっとも、上記において説明したように、トランジスタの数が最小にされるにもかかわらず、評価回路の各トランジスタは、僅かに異なる特性を有する可能性があり、したがって結果の精度に影響を及ぼす虞があるオフセット電圧（オフセットとも記す）に寄与する可能性がある。
５）オフセット補償
相応に、種々の実施例において、評価回路２０２ｃは、オフセット補償を実施するように構成することができる。
図７Ａおよび図７Ｂには、種々の実施例によるメモリセル２０４の状態値を評価するための評価回路２０２ｃが示されており、この評価回路２０２ｃは、オフセット補償を実施するように構成されている。このことは、図７Ａにおける評価回路が、第１の期間ＴＡにおける状態（２０２ｃ ＴＡと表されている）および第２の期間ＴＢにおける状態（２０２ｃ ＴＢと表されている）で示されていることによって説明される。
種々の実施例において、メモリセルの状態値を求めるために、上記において説明したように差分形成を行うように構成されているコンパレータ６６０、６６２、６６４および６６６がオフセットを補償することができる。
このために、図７Ａに図示されているように、ＴＡ中は、補償値を識別して記憶することができ、それらの補償値を、ＴＢ中に使用することができる。記憶のために、評価回路２０２ｃは、第３のメモリ素子７７２、例えばコンデンサを有することができる。
例えば図３Ａから見て取れるように、ＴＡ中は、第１のコンパレータ６６０のための比較すべき入力値Ｕ１Ｂ、Ｕ０Ａを提供する出力端を短絡させることができる。つまり、スイッチ２１４が位置ＴＡにある場合、Ｕ１ＢはＵ０Ａに等しい。相応に、ＴＡ中は、第２のコンパレータ６６２のための比較すべき入力値Ｕ０Ｂ、Ｕ１Ａを提供する出力端を短絡させることができる。つまり、スイッチ２１４が位置ＴＡにある場合、Ｕ０ＢはＵ１Ａに等しい。換言すれば、第１の期間ＴＡ中に、第１の抵抗変化型メモリセル素子２０４に印加されるか、またはそれに由来する電圧Ｕ０Ａを、第３のトランジスタ６６０Ｔ１の制御端子６６０Ｔ１Ｓにも、第４のトランジスタ６６０Ｔ２の制御端子６６０Ｔ２Ｓにも供給することができ、また第２の抵抗変化型メモリセル素子２１２に印加されるか、またはそれに由来する電圧Ｕ１Ａを、第５のトランジスタ６６２Ｔ１の制御端子６６２Ｔ１Ｓにも、第６のトランジスタ６６２Ｔ２の制御端子６６２Ｔ２Ｓにも供給することができ、第３のトランジスタ６６０Ｔ１および第４のトランジスタ６６０Ｔ２は、第１のコンパレータ６６０の一部であり、また第５のトランジスタ６６２Ｔ１および第６のトランジスタ６６２Ｔ２は、第２のコンパレータ６６２の一部である。
オフセットが存在しない場合には、電圧ＵＳおよびＵＰは、相応に表される位置において等しくなるべきである。何故ならば、ＵＰが印加される線路は、第１のコンパレータ６６０の被制御端子６６０Ｔ１Ｇおよび第２のコンパレータ６６２の被制御端子６６２Ｔ１Ｇに接続され、またＵＳが印加される線路は、第１のコンパレータ６６０の被制御端子６６０Ｔ２Ｇおよび第２のコンパレータ６６２の被制御端子６６２Ｔ２Ｇに接続されるからである。
しかしながらオフセットが存在する場合には、このオフセットは、ＵＳとＵＰとの差として現れる。換言すれば、第１の期間において、第１のコンパレータ６６０の比較結果は、オフセット電圧を除けば、第２のコンパレータ６６２の比較結果と等しいと考えられる。
ＴＡ中に、オフセット、例えばＵＳとＵＰとの電圧差が記憶され、またＴＢ中に、増幅すべき中間結果に、ＵＳおよびＵＰを相互に等化させることに適している、オフセットに依存する付加的な電流が寄与し、それによって、第３のメモリ素子７７２によって提供される、記憶されているオフセット電圧を使用して、抵抗変化型メモリセル２０４の状態値が求められる第２の期間ＴＢにおいて、オフセット電圧が部分的に補償されるように、制御回路３３２を構成することができる。
換言すれば、オフセット電圧は、第１の期間ＴＡ中に、第３のトランジスタ６６０Ｔ１の被制御端子６６０Ｔ１Ｇおよび第５のトランジスタ６６２Ｔ１の被制御端子６６２Ｔ１Ｇの組合せと、第４のトランジスタ６６０Ｔ２の被制御端子６６０Ｔ２Ｇおよび第６のトランジスタ６６２Ｔ２の被制御端子６６２Ｔ２Ｇの組合せ、との電圧差を形成することができる。このために、評価回路２０２ｃは、相応に構成された第１のオフセット補償回路７７０を有することができる。
図８には、種々の実施例によるメモリセルの状態値を評価するための評価回路２０２ｃがやはり示されており、図８に図示されているように、オフセット補償を、すべての増幅器に対して行うことができる。つまり、第１のコンパレータ６６０、第２のコンパレータ６６２および第３のコンパレータ６６４におけるオフセット補償回路７７０を用いたオフセットの補償の他に、第４のコンパレータ６６６についても、例えば別のオフセット補償回路８８０を用いてオフセット補償を行うことができる。
６）クロストーク最小化
入力ノードにおいて、例えば第４のコンパレータ（増幅器）６６６への入力端において、提供される信号が大きく変動する場合、これは出力値に影響を及ぼす可能性がある。
種々の実施例においては、変動制限によって、影響を受けやすい入力ノードへの影響を低減することができる。
図９および図１０の各図には、それぞれが変動制限回路９９０を有している、種々の実施例によるメモリセル２０４の状態値を評価するための評価回路２０２ｃが示されている。
例示的な変動制限回路９９０は、第９のトランジスタ９９４および第１０のトランジスタ９９２を有することができる。変動制限回路９９０内でのトランジスタの位置に応じて、トランジスタ９９２、９９４を選択することができる。例えば、第９のトランジスタ９９４は、ｎチャネルトランジスタであってよく、また第１０のトランジスタ９９２は、ｐチャネルトランジスタであってよい。
変動制限回路９９０は、中間結果（第３のコンパレータ６６４から第４のコンパレータ６６６に供給される比較結果）を、第４のコンパレータ６６６の回路電圧前後の所定の電圧範囲に制限するように構成することができる。ただし、アース電圧および給電電圧（例えば、ＶＤＤ）は所定の電圧範囲の一部ではない。
例えば、ＵＳが第４のコンパレータ６６６の回路電圧を下回ると、第９のトランジスタ（例えば、ｎチャネルトランジスタ）がアクティブになり、それに応じてＵＳがさらに降下することが阻止されるように、変動制限回路９９０を構成することができる。
同一のことが、逆方向において、第１０のトランジスタについても該当する。つまり、ＵＳが第４のコンパレータ６６６の回路電圧を上回ると、第１０のトランジスタ（例えば、ｐチャネルトランジスタ）がアクティブになり、それに応じてＵＳがさらに上昇することが阻止されるように、変動制限回路９９０をさらに構成することができる。
図１０には、変動制限回路９９０が補完された、図８の評価回路が示されている。
７）電圧供給の影響の低減
外部の電圧供給部は変動に晒される可能性がある。したがって、読み出し回路２０２ｂも評価回路２０２ｃも有している、種々の実施例によるメモリセルの状態値を求めるための読み出し増幅器回路２０２を示す図１１に図示されているように、読み出し増幅器回路２０２を、すべての内部レベルがアース電圧ＧＮＤを基準にし、バイアス電流／バイアス電圧のみが（外部の）電圧供給部から提供されるように構成することができる。
８）障害の影響の抑制
図１１から同様に見て取れるように、読み出し増幅器回路２０２はさらに外部の基準に依存していない。この外部の基準に依存する場合、そのような外部の基準は、不正確性および干渉／相互作用によってノイズに寄与する虞がある。
バイアス電流Ｉ１ｂｉａｓ、Ｉ２ｂｉａｓの補償調整は、種々の実施例において必要ない。
図１２には、種々の実施例によるメモリセルの状態値を求めるための読み出し増幅器回路がブロック図で示されており、この読み出し増幅器回路においては、上記において説明した８個の態様が一緒に実現される。
図１３には、種々の実施例によるメモリセルの状態値を求めるための方法のフローチャート１３００が示されている。
この方法は、以下のステップを有することができる。（ステップ１３１０において）第１の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧と、抵抗変化型メモリセルの一部であるか、またはメモリセル外部の基準メモリセル素子である第２の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧と、を第１の期間において求めて、一時的に記憶し、（ステップ１３２０において）続けて、第１の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧と、第２の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧と、を第２の期間において求め、また（ステップ１３３０において）、一時的に記憶された電圧、またはその電圧から導出された値と、その後に提供された電圧、またはその電圧から導出された値と、を使用して、抵抗変化型メモリセルの状態値を求める。
以下では、複数の実施例を説明する。
実施例１は、第１の抵抗変化型メモリセル素子を有している抵抗変化型メモリセルの状態値を、抵抗変化型メモリセルの一部であるか、またはメモリセル外部の基準メモリセル素子である第２の抵抗変化型メモリセル素子を用いて求めるための読み出し増幅器回路を提供する。読み出し増幅器回路は、スイッチ構造と、第１のメモリ素子と、第２のメモリ素子と、制御回路と、評価回路と、を有することができ、制御回路は、第１の期間において、第１の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧が第１のメモリ素子に供給され、第２の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧が第２のメモリ素子に供給され、かつ第２の期間において、第１の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧が提供され、第２の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧が提供されるようにスイッチ構造を制御するように構成されており、また評価回路は、第１の期間においてメモリ素子に供給された電圧、またはその電圧から導出された値と、第２の期間において提供された電圧、またはその電圧から導出された値と、を使用して、抵抗変化型メモリセルの状態値を求めるように構成されている。
実施例２は、実施例１による読み出し増幅器回路であり、第１のメモリセル素子および第２のメモリセル素子が、相互に相補的な状態値を有している。
実施例３は、実施例１または２による読み出し増幅器回路であり、第１の期間において、読み出し増幅器回路の第１の部分が、第１の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を、第１のメモリ素子に供給するように構成されており、かつ読み出し増幅器回路の、第１の部分とは異なる第２の部分が、第２の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を、第２のメモリ素子に供給するように構成されており、第２の期間において、第２の部分の所定の区間が、第１の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を提供するように構成されており、かつ第１の部分の所定の区間が、第２の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を提供するように構成されている。
実施例４は、実施例１から３までのいずれか１つによる読み出し増幅器回路であり、読み出し増幅器回路の第１の部分が、第１のトランジスタを有しており、第１の期間において、第１のトランジスタの制御端子が、第１のトランジスタの被制御端子に導電的に接続されており、第２の期間において、第１のトランジスタの制御端子が、第１のトランジスタの被制御端子から切り離されている。
実施例５は、実施例１から４までのいずれか１つによる読み出し増幅器回路であり、読み出し増幅器回路の第２の部分が、第２のトランジスタを有しており、第１の期間において、第２のトランジスタの制御端子が、第２のトランジスタの被制御端子に導電的に接続されており、第２の期間において、第２のトランジスタの制御端子が、第２のトランジスタの被制御端子から切り離されている。
実施例６は、実施例４または５による読み出し増幅器回路であり、第１の期間において、第１のトランジスタおよび／または第２のトランジスタが飽和領域において動作するように、第１のトランジスタおよび／または第２のトランジスタは構成されている。
実施例７は、実施例１から６までのいずれか１つによる読み出し増幅器回路であり、評価回路が、第１のコンパレータと、第２のコンパレータと、を有しており、第１のコンパレータは、第２の期間において、第２の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を、第１の期間において第１のメモリ素子に供給された電圧と比較するように構成されており、また第２のコンパレータは、第２の期間において、第１の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を、第１の期間において第２のメモリ素子に供給された電圧と比較するように構成されている。
実施例８は、実施例７による読み出し増幅器回路であり、第１のコンパレータおよび第２のコンパレータが、相互に並列に接続されている。
実施例９は、実施例７または８による読み出し増幅器回路であり、評価回路が、第２の期間において、第１のコンパレータの比較結果を第２のコンパレータの比較結果と比較するように構成されている第３のコンパレータをさらに有している。
実施例１０は、実施例１から９までのいずれか１つによる読み出し増幅器回路であり、第１のコンパレータのトランジスタおよび第２のコンパレータのトランジスタが、ｐチャネル電界効果トランジスタであり、かつ第３のコンパレータのトランジスタが、ｎチャネル電界効果トランジスタであるか、または第１のコンパレータのトランジスタおよび第２のコンパレータのトランジスタが、ｎチャネル電界効果トランジスタであり、かつ第３のコンパレータのトランジスタが、ｐチャネル電界効果トランジスタである。
実施例１１は、実施例１から１０のいずれか１つによる読み出し増幅器回路であり、第１のメモリ素子および／または第２のメモリ素子が、コンデンサを有しているか、またはコンデンサから成る。
実施例１２は、実施例６から１１までのいずれか１つによる読み出し増幅器回路であり、第１の期間において、第１のコンパレータの比較結果が、オフセット電圧を除けば、第２のコンパレータの比較結果と等しくなるように、評価回路は構成されている。
実施例１３は、実施例１２による読み出し増幅器回路であり、評価回路が、第３のメモリ素子を備えた補償回路をさらに有しており、この補償回路は、第１の期間において、オフセット電圧を第３のメモリ素子に記憶するように構成されている。
実施例１４は、実施例１３による読み出し増幅器回路であり、評価回路が、さらに、第３のメモリ素子から提供される、記憶されているオフセット電圧を使用して、第２の期間において、オフセット電圧を部分的に補償するように構成されている。
実施例１５は、実施例１３または１４による読み出し増幅器回路であり、第３のメモリ素子が、コンデンサを有しているか、またはコンデンサから成る。
実施例１６は、実施例６から１５までのいずれか１つによる読み出し増幅器回路であり、第１の期間中に、第１の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧が、第３のトランジスタの制御端子にも、第４のトランジスタの制御端子にも供給され、かつ第２の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧が、第５のトランジスタの制御端子にも、第６のトランジスタの制御端子にも供給され、第３のトランジスタおよび第４のトランジスタが、第１のコンパレータ一部であり、第５のトランジスタおよび第６のトランジスタが、第２のコンパレータ一部である。
実施例１７は、実施例１６による読み出し増幅器回路であり、第２の期間中に、第２の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧が、第３のトランジスタの制御端子に供給され、第１のメモリセル素子から第１のメモリ素子に供給される電圧が、第４のトランジスタの制御端子に供給され、第２のメモリセル素子から第２のメモリ素子に供給される電圧が、第５のトランジスタの制御端子に供給され、かつ第１の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧が、第６のトランジスタの制御端子に供給される。
実施例１８は、実施例１５から１７までのいずれか１つによる読み出し増幅器回路であり、第１の期間中のオフセット電圧は、第１のコンパレータおよび第２のコンパレータおよび第３のコンパレータから成る一連のコンパレータの終端部における、各構成部材の差異に起因する電圧差を表す。
実施例１９は、実施例８から１８までのいずれか１つによる読み出し増幅器回路であり、第３のコンパレータが、並列接続されているコンパレータに直列に接続されている。
実施例２０は、実施例１９による読み出し増幅器回路であり、評価回路が、第３のコンパレータおよび並列接続されているコンパレータに直列に接続されている第４のコンパレータをさらに有している。
実施例２１は、実施例２０による読み出し増幅器回路であり、評価回路が、第３のコンパレータから第４のコンパレータに供給された比較結果を、第４のコンパレータの回路電圧前後の所定の電圧範囲に制限するように構成されている電圧制限器をさらに有しており、アース電圧および給電電圧は、所定の電圧範囲の一部ではない。
実施例２２は、メモリ装置を提供する。メモリ装置は、実施例１から２１までのいずれか１つによる読み出し増幅器回路を有することができる。
実施例２３は、実施例２２によるメモリ装置であり、読み出し増幅器回路が、抵抗変化型メモリセルの状態値を求め、かつ別の第１のメモリセル素子を備えた少なくとも１つの別のメモリセルの状態値を求めるように構成されており、制御回路が、さらに、スイッチ構造を制御することによって、メモリセルおよび少なくとも１つの別のメモリセルを含む複数のメモリセルから選択された丁度１つのメモリセルに対して第１の期間および第２の期間が実現されるように構成されている。
実施例２４は、実施例２２または２３によるメモリ装置であり、メモリセルが、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）メモリセルまたは磁気抵抗メモリ（ＭＲＡＭ）メモリセルである。
実施例２５は、第１の抵抗変化型メモリセル素子を有している抵抗変化型メモリセルの状態値を求めるための方法を提供する。ここで、この方法は以下のステップを有することができる。第１の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧と、抵抗変化型メモリセルの一部であるか、またはメモリセル外部の基準メモリセル素子である第２の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧と、を第１の期間において求めて、一時的に記憶するステップ、続けて、第１の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧と、第２の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧と、を第２の期間において求めるステップ、一時的に記憶された電圧またはその電圧から導出された値と、その後に提供された電圧またはその電圧から導出された値と、を使用して、抵抗変化型メモリセルの状態値を求めるステップ。
実施例２６は、実施例２５による方法であり、第１のメモリセル素子および第２のメモリセル素子が、それぞれ相互に相補的な状態値を有するように、第１のメモリセル素子および第２のメモリセル素子は構成されている。
実施例２７は、実施例２５または２６による方法であり、抵抗変化型メモリセルが、読み出し増幅器回路に接続されており、方法が、さらに、以下のステップを有している。第１の期間と第２の期間との間に読み出し増幅器回路を第１の状態から第２の状態に切り換えるステップ、ただし、第１の期間において、読み出し増幅器回路の第１の部分は、第１の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を、第１のメモリ素子に供給するように構成されており、かつ読み出し増幅器回路の、第１の部分とは異なる第２の部分は、第２の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を、第２のメモリ素子に供給するように構成されており、第２の期間において、第２の部分の所定の区間は、第１の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を提供するように構成されており、かつ第１の部分の所定の区間は、第２の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を提供するように構成されている。
実施例２８は、実施例２５から２７までのいずれか１つによる方法であり、読み出し増幅器回路の第１の部分が、第１のトランジスタを有しており、方法が、さらに、以下のステップを有している。第１の期間において、第１のトランジスタの制御端子を、第１のトランジスタの被制御端子に導電的に接続するステップ、第２の期間において、第１のトランジスタの制御端子を、第１のトランジスタの被制御端子から切り離すステップ。
実施例２９は、実施例２８による方法であり、さらに以下のステップを有している。第１の期間において、第１のトランジスタを飽和領域において動作させるステップ。
実施例３０は、実施例２５から２９までのいずれか１つによる方法であり、さらに、第２の期間において以下のステップを有している。第２の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧と、第１の期間において第１のメモリ素子に供給された電圧と、の１回目の比較を実施するステップ、第１の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧と、第１の期間において第２のメモリ素子に供給された電圧と、の２回目の比較を実施するステップ。
実施例３１は、実施例３０による方法であり、１回目の比較および２回目の比較を同時に実施する。
実施例３２は、実施例３０または３１による方法であり、さらに、第２の期間において以下のステップを有している。１回目の比較の比較結果と２回目の比較の比較結果との３回目の比較を実施するステップ。
実施例３３は、実施例３０から３２までのいずれか１つによる方法であり、読み出し増幅器回路が、第１のコンパレータおよび第２のコンパレータを有しており、１回目の比較を、第１のコンパレータによって実施し、２回目の比較を、第２のコンパレータによって実施し、方法が、さらに、第１の期間において以下のステップを有している。第１のコンパレータおよび第２のコンパレータのオフセット電圧を求めて記憶するステップ。
実施例３４は、実施例３３による方法であり、評価回路が、補償回路をさらに有しており、方法が、さらに、以下のステップを有している。第２の期間において、記憶されているオフセット電圧を部分的に補償するステップ。
実施例３５は、実施例３３または３４による方法であり、第１のコンパレータが、第３のトランジスタおよび第４のトランジスタを有しており、第２のコンパレータが、第５のトランジスタおよび第６のトランジスタを有しており、方法が、さらに、第１の期間中に以下のステップを有している。第１の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を、第３のトランジスタの制御端子にも、第４のトランジスタの制御端子にも供給するステップ、第２の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を、第５のトランジスタの制御端子にも、第６のトランジスタの制御端子にも供給するステップ。
実施例３６は、実施例３５による方法であり、さらに、第２の期間中に以下のステップを有している。第２の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を、第３のトランジスタの制御端子に供給するステップ、第１のメモリセル素子から第１のメモリ素子に供給される電圧を、第４のトランジスタの制御端子に供給するステップ、第２のメモリセル素子から第２のメモリ素子に供給される電圧を、第５のトランジスタの制御端子に供給するステップ、第１の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を、第６のトランジスタの制御端子に供給するステップ。
実施例３７は、実施例３５から３８までのいずれか１つによる方法であり、第１の期間中のオフセット電圧は、第１のコンパレータおよび第２のコンパレータおよび第３のコンパレータから成る一連のコンパレータの終端部における、各構成部材の差異に起因する電圧差を表す。
実施例３８は、実施例３２から３７までのいずれか１つによる方法であり、さらに、以下のステップを有している。３回目の比較の結果を増幅するステップ。
実施例３９は、実施例３２、および実施例３３から３８までのいずれか１つによる方法であり、読み出し増幅器回路が、第３のコンパレータを有しており、第３のコンパレータが、相互に並列に接続されている第１のコンパレータおよび第２のコンパレータに直列に接続されており、３回目の比較を、第３のコンパレータによって実施する。
実施例４０は、実施例３８または３９による方法であり、読み出し増幅器回路が、第３のコンパレータおよび並列接続されているコンパレータに直列に接続されている第４のコンパレータをさらに有しており、３回目の比較の結果の増幅を、第４のコンパレータによって実施する。
実施例４１は、実施例３８から４０までのいずれか１つによる方法であり、さらに、以下のステップを有している。３回目の比較の結果の増幅前かつ／または増幅中に、第３のコンパレータから第４のコンパレータに供給される比較結果を、第４のコンパレータの回路電圧前後の所定の電圧範囲に制限するステップ、ただし、アース電圧および給電電圧は、所定の電圧範囲の一部ではない。
実施例４２は、メモリ装置を動作させるための方法を提供する。この方法は、実施例２５から４１までのいずれか１つによる抵抗変化型メモリセルの状態値を求めるための方法を有することができる。
実施例４３は、実施例４２による方法であり、読み出し増幅器回路が、抵抗変化型メモリセルの状態値を求め、かつ第１のメモリセル素子を備えた少なくとも１つの別のメモリセルの状態値を求めるように構成されており、方法が、さらに、以下のステップを有している。メモリセルおよび少なくとも１つの別のメモリセルを含む複数のメモリセルから選択された丁度１つのメモリセルに対して第１の期間および第２の期間が実現されるように切り換えを実施するステップ。
実施例４４は、実施例４２または４３による方法であり、メモリセルが、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）メモリセルまたは磁気抵抗メモリ（ＭＲＡＭ）メモリセルである。
実施例の多くを、装置と関連させて説明し、また実施例の多くを、方法と関連させて説明した。方法のさらに有利な構成は、装置の説明より明らかになり、また装置のさらに有利な構成は、方法の説明より明らかになる。

Claims (21)

  1. 第１の抵抗変化型メモリセル素子を有している抵抗変化型メモリセルの状態値を、抵抗変化型メモリセルの一部であるか、またはメモリセル外部の基準メモリセル素子である第２の抵抗変化型メモリセル素子を用いて求めるための読み出し増幅器回路において、
    前記読み出し増幅器回路は、
    スイッチ構造と、
    第１のメモリ素子と、
    第２のメモリ素子と、
    制御回路と、
    評価回路と、
    を有しており、
    前記制御回路は、第１の期間において、前記第１の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧が前記第１のメモリ素子に供給され、前記第２の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧が前記第２のメモリ素子に供給され、かつ第２の期間において、前記第１の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧が提供され、前記第２の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧が提供されるように前記スイッチ構造を制御するように構成されており、
    前記評価回路は、前記第１の期間において前記メモリ素子に供給された電圧、または前記電圧から導出された値と、前記第２の期間において提供された電圧、または前記電圧から導出された値と、を使用して、前記抵抗変化型メモリセルの状態値を求めるように構成されており、
    前記読み出し増幅器回路の第１の部分は、制御端子、被制御端子およびソース端子を備える第１のトランジスタを有しており、前記制御端子は、前記第１のメモリ素子に接続され、前記ソース端子は、前記スイッチ構造に接続され、前記第１の期間において、前記制御端子は、前記被制御端子に導電的に接続されており、前記第２の期間において、前記制御端子は、前記被制御端子から切り離されている、
    読み出し増幅器回路。
  2. 前記第１の期間において、前記読み出し増幅器回路の第１の部分は、前記第１の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧を、前記第１のメモリ素子に供給するように構成されており、前記読み出し増幅器回路の、前記第１の部分とは異なる第２の部分は、前記第２の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧を、前記第２のメモリ素子に供給するように構成されており、
    前記第２の期間において、前記第２の部分の所定の区間は、前記第１の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧を提供するように構成されており、前記第１の部分の所定の区間は、前記第２の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧を提供するように構成されている、
    請求項１記載の読み出し増幅器回路。
  3. 前記評価回路は、第１のコンパレータと、第２のコンパレータと、を有しており、
    前記第１のコンパレータは、前記第２の期間において、前記第２の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧を、前記第１の期間において前記第１のメモリ素子に供給された電圧と比較するように構成されており、
    前記第２のコンパレータは、前記第２の期間において、前記第１の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧を、前記第１の期間において前記第２のメモリ素子に供給された電圧と比較するように構成されている、
    請求項１または２記載の読み出し増幅器回路。
  4. 前記評価回路は、前記第２の期間において、前記第１のコンパレータの比較結果を前記第２のコンパレータの比較結果と比較するように構成されている第３のコンパレータをさらに有している、
    請求項３記載の読み出し増幅器回路。
  5. 前記評価回路は、前記第１の期間において、前記第１のコンパレータの比較結果が、オフセット電圧を除けば、前記第２のコンパレータの比較結果と等しくなるように構成されている、
    請求項３または４記載の読み出し増幅器回路。
  6. 前記評価回路は、第３のメモリ素子を備えた補償回路をさらに有しており、前記補償回路は、前記第１の期間において、前記オフセット電圧を前記第３のメモリ素子に記憶するように構成されている、
    請求項５記載の読み出し増幅器回路。
  7. 前記評価回路は、さらに、前記第３のメモリ素子から提供される、記憶されている前記オフセット電圧を使用して、前記第２の期間において、前記オフセット電圧を部分的に補償するように構成されている、
    請求項６記載の読み出し増幅器回路。
  8. 請求項１から７までのいずれか１項記載の読み出し増幅器回路を有している、メモリ装置。
  9. 前記読み出し増幅器回路は、前記抵抗変化型メモリセルの状態値を求め、かつ別の第１のメモリセル素子を備えた少なくとも１つの別のメモリセルの状態値を求めるように構成されており、
    前記読み出し増幅器回路は、前記制御回路によって、前記スイッチ構造を制御することによって、前記メモリセルおよび前記少なくとも１つの別のメモリセルを含む複数のメモリセルから選択された丁度１つのメモリセルに対して前記第１の期間および前記第２の期間が実現されるように構成されている、
    請求項８記載のメモリ装置。
  10. 第１の抵抗変化型メモリセル素子を有している抵抗変化型メモリセルの状態値を求めるための方法において、
    前記抵抗変化型メモリセルは、読み出し増幅器回路に接続されており、
    前記読み出し増幅器回路の第１の部分は、制御端子、被制御端子およびソース端子を備える第１のトランジスタを有しており、前記制御端子は、第１のメモリ素子に接続され、前記ソース端子は、前記読み出し増幅器回路のスイッチ構造に接続され、
    前記方法は、
    前記第１の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧と、前記抵抗変化型メモリセルの一部であるか、またはメモリセル外部の基準メモリセル素子である第２の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧と、を第１の期間において求めて、一時的に記憶するステップと、
    続けて、前記第１の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧と、前記第２の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧と、を第２の期間において求めるステップと、
    一時的に記憶された電圧、またはその電圧から導出された値と、その後に提供された電圧、または前記電圧から導出された値と、を使用して、前記抵抗変化型メモリセルの状態値を求めるステップと、
    前記第１の期間において、前記制御端子を、前記被制御端子に導電的に接続するステップと、
    前記第２の期間において、前記制御端子を、前記被制御端子から切り離すステップと、を備えている方法。
  11. 前記方法は、さらに、
    前記第１の期間と第２の期間との間に前記読み出し増幅器回路を第１の状態から第２の状態に切り換えるステップを備えており、ただし、
    前記第１の期間において、前記読み出し増幅器回路の第１の部分は、前記第１の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧を、前記第１のメモリ素子に供給するように構成されており、前記読み出し増幅器回路の、前記第１の部分とは異なる第２の部分は、前記第２の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧を、前記第２のメモリ素子に供給するように構成されており、
    前記第２の期間において、前記第２の部分の所定の区間は、前記第１の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧を提供するように構成されており、前記第１の部分の所定の区間は、前記第２の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧を提供するように構成されている、
    請求項１０記載の方法。
  12. 前記方法は、さらに、前記第２の期間において、
    前記第２の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧と、前記第１の期間において前記第１のメモリ素子に供給された電圧と、の１回目の比較を実施するステップと、
    前記第１の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧と、前記第１の期間において前記第２のメモリ素子に供給された電圧と、の２回目の比較を実施するステップと、
    を備えている、
    請求項１０または１１記載の方法。
  13. 前記１回目の比較および前記２回目の比較を同時に実施する、
    請求項１２記載の方法。
  14. 前記方法は、さらに、前記第２の期間において、
    前記１回目の比較の比較結果と、前記２回目の比較の比較結果と、の３回目の比較を実施するステップを備えている、
    請求項１２または１３記載の方法。
  15. 前記読み出し増幅器回路は、第１のコンパレータおよび第２のコンパレータおよび第３のコンパレータを有しており、前記１回目の比較を、前記第１のコンパレータによって実施し、前記２回目の比較を、前記第２のコンパレータによって実施し、
    前記方法は、さらに、前記第１の期間において、
    前記第１のコンパレータおよび前記第２のコンパレータおよび前記第３のコンパレータのオフセット電圧を求めて記憶するステップを備えている、
    請求項１２から１４までのいずれか１項記載の方法。
  16. 前記読み出し増幅器回路の評価回路は、補償回路をさらに有しており、
    前記方法は、さらに、
    前記第２の期間において、記憶されている前記オフセット電圧を部分的に補償するステップを備えている、
    請求項１５記載の方法。
  17. 前記読み出し増幅器回路は、第３のコンパレータを有しており、前記第３のコンパレータは、相互に並列に接続されている前記第１のコンパレータおよび前記第２のコンパレータに直列に接続されており、
    前記３回目の比較を、前記第３のコンパレータによって実施する、
    請求項１４を引用する請求項１５または１６記載の方法。
  18. 前記読み出し増幅器回路は、前記第３のコンパレータおよび前記並列接続されているコンパレータに直列に接続されている第４のコンパレータをさらに有しており、
    前記３回目の比較の結果の増幅を、前記第４のコンパレータによって実施する、
    請求項１７記載の方法。
  19. 前記方法は、さらに、
    前記３回目の比較の結果の増幅前かつ／または増幅中に、前記第３のコンパレータから前記第４のコンパレータに供給される比較結果を、前記第４のコンパレータの回路電圧前後の所定の電圧範囲に制限するステップを備えており、
    ただし、アース電圧および給電電圧は、前記所定の電圧範囲の一部ではない、
    請求項１８記載の方法。
  20. 請求項１０から１９までのいずれか１項記載の抵抗変化型メモリセルの状態値を求めるための方法を有している、
    メモリ装置を動作させるための方法。
  21. 前記読み出し増幅器回路は、前記抵抗変化型メモリセルの前記状態値を求め、第１のメモリセル素子を備えた少なくとも１つの別のメモリセルの状態値を求めるように構成されており、
    前記方法は、さらに、
    前記メモリセルおよび前記少なくとも１つの別のメモリセルを含む複数のメモリセルから選択された丁度１つのメモリセルに対して前記第１の期間および前記第２の期間が実現されるように切り換えを実施するステップを備えている、
    請求項２０記載の方法。
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