KR20100059422A - 플래쉬 메모리 소자의 구동 방법 - Google Patents

플래쉬 메모리 소자의 구동 방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리 소자의 구동 방법에 관한 것으로, 제 1 스텝 전압을 인가하여 선택된 메인 메모리 셀을 프로그램하는 단계와 메인 메모리 셀의 문턱 전압을 검출하는 단계와, 문턱 전압이 설정된 문턱 전압 분포에서 벗어난 메인 메모리 셀의 정보를 플래그 메모리 셀에 저장하는 단계와, 플래그 메모리 셀의 정보를 이용하여 문턱 전압이 문턱 전압 분포에서 벗어난 메인 메모리 셀에 제 2 스텝 전압을 인가하여 프로그램하는 단계를 포함한다.
멀티 레벨 셀, 프로그램, 문턱 전압 분포, 플래그 메모리 셀, 보조 검증 전압

Description

플래쉬 메모리 소자의 구동 방법{Method of operating a flash memory device}
본 발명은 플래쉬 메모리 소자의 구동 방법에 관한 것으로, 특히 문턱 전압이 변화된 메인 메모리 셀의 정보를 플래그(flag) 메모리 셀에 저장하고 해당 메모리 셀의 프로그램 시 프로그램 전압을 줄여 ISPP(Incremental Step Pulse Programming) 방식으로 프로그램하는 NAND형 플래쉬 메모리 소자의 구동 방법에 관한 것이다.
플래쉬 메모리 소자(flash memory device)는 전기적으로 프로그램 및 소거가 가능하고, 전원 공급이 중단되어도 이전의 데이터를 유지하는 메모리 소자이다. 이러한 플래쉬 메모리 소자는 메모리 셀의 접속 형태에 따라 NOR형과 NAND형으로 구분되는데, 집적률을 향상시킬 수 있는 NAND형 플래쉬 메모리 소자가 현재 각광받고 있다.
NAND형 플래쉬 메모리 소자는 또한 고집적화, 고용량화를 위해 싱글 레벨 셀(Single Level Cell; SLC)에서 멀티 레벨 셀(Multi Level Cell; MLC)로 전환되고 있다. 싱글 레벨 셀은 하나의 셀에 '1' 또는 '0'의 논리 값을 가지는 1 비트(bit)의 데이터가 저장될 수 있고, 멀티 레벨 셀은 하나의 셀에 '11', '10', '00', '01' 중 어느 하나의 논리 값을 가지는 2비트의 데이터가 저장될 수 있다. 멀티 레벨 셀에 2비트의 데이터가 저장되기 위해서는 하나의 셀이 네개의 문턱 전압을 가져야 한다.
멀티 레벨 셀의 NAND형 플래쉬 메모리 소자는 하나의 셀이 네개의 문턱 전압을 갖도록 하기 위해 FN 터널링(Fouler-Nordheim Tunneling)을 이용한 ISPP(Incremental Step Pulse Programming) 방식으로 프로그램을 진행하고 있다. ISPP 방식은 프로그램 전압을 단계적으로 상승시켜 인가하여 프로그램하는 방식이다. 이렇게 프로그램을 실시한 후 원하는 데이터가 정상적으로 저장되었는지 확인하는 프로그램 검증을 실시한다. 프로그램 검증은 프로그램된 메모리 셀의 문턱 전압을 검출하여 원하는 데이터에 해당하는 문턱 전압 분포를 갖는지 확인하게 된다. 예를들어 -0.7V 이하의 문턱 전압은 '11', 0.3V∼0.7V의 문턱 전압은 '10', 1.3V∼1.7V의 문턱 전압은 '01', 그리고 2.3V∼3.7V의 문턱 전압은 '00'에 각각 대응된다.
그런데, NAND형 플래쉬 메모리 소자는 프로그램 및 소거의 반복 횟수가 증가하게 되면 메모리 셀의 특성이 저하되어 프로그램 속도가 빨라지게 되고, 문턱 전압이 변화하게 되어 문턱 전압 분포가 넓어지게 된다. 예를들어 '10'에 대응하는 문턱 전압이 0.7V를 넘어 1.0V가 될 수도 있다. 이렇게 문턱 전압 분포가 넓어진 메모리 셀을 포함하는 셀 스트링은 페일 처리되고, 설정된 수 이상의 메모리 셀 또는 셀 스트링이 페일 처리되면 셀 블럭이 페일 처리된다.
본 발명은 문턱 전압 분포를 줄여 페일 처리되는 셀 스트링 또는 셀 블럭의 수를 줄일 수 있는 플래쉬 메모리 소자의 구동 방법을 제공한다.
본 발명은 문턱 전압이 변화된 메인 메모리 셀의 정보를 플래그 메모리 셀에 저장하고, 해당 메인 메모리 셀의 프로그램 시 프로그램 전압을 줄여 ISPP 방식으로 프로그램함으로써 문턱 전압 분포를 줄일 수 있는 플래쉬 메모리 소자의 구동 방법을 제공한다.
본 발명의 일 양태에 따른 플래쉬 메모리 소자의 구동 방법은 제 1 스텝 전압을 인가하여 선택된 메인 메모리 셀을 프로그램하는 단계; 상기 메인 메모리 셀의 문턱 전압을 검출하는 단계; 상기 문턱 전압이 설정된 문턱 전압 분포에서 벗어난 메인 메모리 셀의 정보를 플래그 메모리 셀에 저장하는 단계; 및 상기 플래그 메모리 셀의 정보를 이용하여 상기 문턱 전압 분포에서 벗어난 메인 메모리 셀에 제 2 스텝 전압을 인가하여 프로그램하는 단계를 포함한다.
상기 메인 메모리 셀은 멀티 레벨 셀이며, 상기 제 1 및 제 2 스텝 전압은 프로그램하는 데이터에 따라 다른 전압으로 인가하되, 상기 제 2 스텝 전압은 상기 제 1 스텝 전압보다 낮다.
상기 문턱 전압 분포가 페일 처리되는 검증 전압과 상기 문턱 전압 분포 사 이에 설정된 보조 검증 전압보다 큰 경우 상기 메인 메모리 셀의 정보를 상기 플래그 메모리 셀에 저장한다.
상기 플래그 메모리 셀은 상기 메인 메모리 셀과 워드라인을 공유한다.
제 4 항에 있어서, 상기 제 2 스텝 전압을 인가하여 프로그램된 상기 메인 메모리 셀의 문턱 전압을 검출하는 단계; 상기 문턱 전압이 설정된 문턱 전압 분포에서 벗어난 상기 메인 메모리 셀의 정보를 상기 플래그 메모리 셀에 저장하는 단계; 및 상기 플래그 메모리 셀의 정보를 이용하여 상기 문턱 전압 분포에서 벗어난 상기 메인 메모리 셀의 상기 문턱 전압 분포 변화 횟수에 따라 제 2 스텝 전압보다 낮은 스텝 전압을 단계적으로 인가하여 프로그램하는 단계를 더 포함한다.
본 발명의 다른 양태에 따른 플래쉬 메모리 소자의 구동 방법은 패스 처리되는 문턱 전압 분포, 페일 처리되는 검증 전압 및 문턱 전압 분포와 검증 전압 사이의 보조 검증 전압을 설정하는 단계; 선택된 메인 메모리 셀에 프로그램 전압을 인가하여 프로그램한 후 문턱 전압을 검출하는 단계; 상기 문턱 전압 분포와 상기 보조 검증 전압 사이의 상기 문턱 전압을 갖는 상기 메인 메모리 셀의 정보를 플래그 메모리 셀에 저장하는 단계; 및 상기 플래그 메모리 셀의 정보를 이용하여 상기 메인 메모리 셀에 프로그램 전압을 줄여 인가하여 프로그램하는 단계를 포함한다.
본 발명은 프로그램 및 소거 횟수의 증가에 따라 프로그램 속도가 빨라지고, 그에 따라 문턱 전압이 변화되어 문턱 전압 분포가 넓어진 메인 메모리 셀을 검출하고, 그 정보를 플래그 메모리 셀에 저장한 후 이후 문턱 전압이 변화된 메인 메모리 셀의 프로그램 시 플래그 메모리 셀의 정보를 이용하여 프로그램 전압을 줄여 인가한다. 여기서, 문턱 전압이 변화된 메인 메모리 셀의 정보는 해당 메인 메모리 셀과 워드라인을 공유하는 플래그 메모리 셀에 저장한다.
따라서, 문턱 전압 분포가 넓어진 메인 메모리 셀의 문턱 전압 분포를 줄일 수 있고, 그에 따라 페일 처리되는 메인 메모리 셀 또는 셀 스트링의 수를 줄일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 등가 회로도이다. 또한, 도 2는 NAND형 플래쉬 메모리 소자의 메인 메모리 셀 및 플래그 메모리 셀의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자는 복수의 메인 셀 블럭(10)과 복수의 플래그 셀 블럭(20)을 포함한다. 메인 셀 블 럭(10)은 복수의 메인 셀 스트링(100)을 포함하며, 플래그 셀 블럭(20)은 복수의 플래그 셀 스트링(200)을 포함한다. 또한, 메인 셀 스트링(100)과 연결된 메인 페이지 버퍼(30)와, 플래그 셀 스트링(200)과 연결된 플래그 페이지 버퍼(40)를 더 포함한다.
메인 셀 블럭(10)에 포함되는 메인 셀 스트링(100)은 비트라인(BLe 및 BLo)과 공통 소오스 라인(CSL) 사이에 직렬 연결된 드레인 선택 트랜지스터(DST1), 복수의 메인 메모리 셀(MC1 내지 MC32), 그리고 소오스 선택 트랜지스터(SST1)를 포함한다.
드레인 선택 트랜지스터(DST1)는 게이트, 소오스 및 드레인을 포함하여 게이트가 드레인 선택 라인(DSL)에 연결되고, 드레인이 비트라인(BLe 및 BLo)에 연결되며, 소오스가 메인 메모리 셀(MC1)의 일측에 연결된다. 드레인 선택 라인(DSL)은 로우 디코더(미도시)와 연결된다. 따라서, 드레인 선택 트랜지스터(DST1)는 드레인 선택 라인(DSL)을 통해 제공되는 로우 디코더로부터의 드레인 선택 신호에 따라 구동되어 비트라인(BLe 및 BLo)과 메인 메모리 셀(MC1 내지 MC32)이 연결되도록 한다.
복수의 메인 메모리 셀(MC1 내지 MC32)은 드레인 선택 트랜지스터(DST1)와 소오스 선택 트랜지터(SST1) 사이에 직렬로 연결된다. 복수의 메인 메모리 셀(MC1 내지 MC32)은 각각 도 2에 도시된 바와 같이 반도체 기판(110) 상부의 소정 영역에 터널링층(120), 플로팅 게이트(130), 유전체막(140) 및 콘트롤 게이트(150)가 적층된 셀 게이트와 셀 게이트 양측의 반도체 기판(110) 상에 형성된 접합부(160)를 포 함한다. 그리고, 메인 메모리 셀(MC1 내지 MC32) 각각의 콘트롤 게이트(150)는 워드라인(WL 내지 WL32)으로서 기능한다. 메인 메모리 셀(MC1 내지 MC32)은 워드라인(WL1 내지 WL32)의 전위, 반도체 기판(110)에 인가되는 전압, 드레인 선택 라인(DSL)의 전위 및 소오스 선택 라인(SSL)의 전위에 따라 프로그램, 소거 및 읽기 동작이 실시된다. 프로그램은 메인 메모리 셀(MC1 내지 MC32)에 저장하고자 하는 데이터에 따라 프로그램 전압을 단계적으로 변화시켜 인가하는 ISPP 방식으로 실시된다. 예를들어 '11', '10', '01' 및 '00'의 데이터를 저장하기 위해 각각 16V, 16.5V, 17V 및 17.5V의 제 1 스텝 전압을 인가한다. 그리고, 원하는 데이터가 정상적으로 프로그램되었는지 프로그램된 메인 메모리 셀(MC1 내지 MC32)의 문턱 전압 분포를 검출하여 검증한다. 그런데, 반복적인 프로그램 및 소거 동작에 의해 메인 메모리 셀(MC1 내지 MC32)의 문턱 전압이 변화될 수 있는데, 본 발명에서는 문턱 전압이 변화되어 문턱 전압 분포에서 벗어나는 메인 메모리 셀(MC1 내지 MC32)은 프로그램 전압을 줄여 인가한다. 예를들어 문턱 전압이 변화된 메인 메모리 셀(MC1 내지 MC32)에 '11', '10', '01' 및 '00'의 데이터를 저장하기 위해 각각 16V, 16.4V, 16.8V 및 17.2V의 제 2 스텝 전압을 인가한다. 이렇게 프로그램 전압을 줄여 인가하여도 문턱 전압 분포가 줄어들지 않는 경우에는 프로그램 전압을 더 줄여 인가한다. 이러한 프로그램은 선택된 적어도 하나의 워드라인(WL1 내지 WL32)에 프로그램 전압이 인가되면 접합부(160) 사이의 채널 영역으로부터 플로팅 게이트(130)에 전하가 주입되어 해당 데이터의 프로그램이 실시된다. 그리고, 소거는 메인 셀 블럭(10)별로 실시되며, 반도체 기판(110)에 소거 전압을 인가하여 플로팅 게이트(130)에 차징된 전하가 반도체 기판(110)으로 이동되도록 하여 실시된다. 또한, 읽기는 워드라인(WL1 내지 WL32)에 소정의 전압을 인가하고 메인 페이지 버퍼(30)를 통해 비트라인(BLe 및 BLo)을 프리차지시킨 후 메인 페이지 버퍼(30)를 통해 메인 메모리 셀(MC1 내지 MC32)의 상태에 따른 전위를 센싱하게 된다. 한편, 프로그램 및 소거 동작을 실시한 후 동작이 정상적으로 이루어졌는지 확인하는 프로그램 검증 및 소거 검증을 실시하는데, 이 경우에도 읽기 동작과 마찬가지로 워드라인(WL1 내지 WL32)에 소정 전압을 인가하고 메인 페이지 버퍼(30)를 통해 비트라인(BLe 및 BLo)을 차지시킨 후 메인 페이지 버퍼(30)를 통해 선택된 메인 메모리 셀(MC1 내지 MC32)의 상태를 검증하게 된다.
소오스 선택 트랜지스터(SST1)는 게이트, 소오스 및 드레인을 포함하여 게이트가 소오스 선택 라인(SSL)에 연결되고, 드레인이 메모리 셀(MC32)의 일측과 연결되며, 소오스가 공통 소오스 라인(CSL)에 연결된다. 소오스 선택 라인(SSL)은 로우 디코더(미도시)와 연결된다. 따라서, 소오스 선택 트랜지스터(SST1)는 소오스 선택 라인(SSL)을 통해 제공되는 로우 디코더로부터의 소오스 선택 신호에 따라 구동되어 메인 메모리 셀(MC1 내지 MC32)과 공통 소오스 라인(CSL)이 연결되도록 한다.
플래그 셀 블럭(20)은 메인 셀 블럭(10)과 동일하게 구성된다. 즉, 플래그 셀 블럭(20)은 비트라인(BLe 및 BLo)과 공통 소오스 라인(CSL) 사이에 직렬 연결된 드레인 선택 트랜지스터(DST2), 복수의 플래그 메모리 셀(FC1 내지 FC32), 그리고 소오스 선택 트랜지스터(SST2)를 포함하는 복수의 플래그 셀 스트링(200)을 포함한다. 여기서, 드레인 선택 트랜지스터(DST2)와 소오스 선택 트랜지스터(SST2)는 메 인 셀 블럭(10)의 드레인 선택 트랜지스터(DST1) 및 소오스 선택 트랜지스터(SST1)와 마찬가지로 드레인 선택 라인(DSL) 및 소오스 선택 라인(SST)와 연결된다.
또한, 복수의 플래그 메모리 셀(FC1 내지 FC32)은 메인 셀 메모리 셀(MC1 내지 MC32)와 동일하게 구성된다. 즉, 도 2에 도시된 바와 같이 반도체 기판(110) 상부의 소정 영역에 터널링층(120), 플로팅 게이트(130), 유전체막(140) 및 콘트롤 게이트(150)가 적층된 셀 게이트와 셀 게이트 양측의 반도체 기판(110) 상에 형성된 접합부(160)를 포함한다. 그리고, 플래그 메모리 셀(FC1 내지 FC32) 각각의 콘트롤 게이트(150)는 워드라인(WL1 내지 WL32)으로 기능한다. 즉, 가로 방향으로 인접한 메인 메모리 셀(MC1 내지 MC32)과 플래그 메모리 셀(FC1 내지 FC32)의 콘트롤 게이트(150)는 서로 연결되어 워드라인(WL1 내지 WL32)으로 기능한다. 플래그 메모리 셀(FC1 내지 FC32)는 메인 메모리 셀(MC1 내지 MC32)와 마찬가지로 프로그램, 소거 및 읽기 동작을 수행한다. 프로그램, 소거 및 읽기 동작은 메인 메모리 셀(MC1 내지 MC32)와 동일한 방식으로 수행되기 때문에 상세한 설명은 생략한다. 그런데, 플래그 메모리 셀(FC1 내지 FC32)은 문턱 전압이 변화되어 문턱 전압 분포에서 벗어나는 메인 메모리 셀(MC1 내지 MC32)의 정보를 저장하여 프로그램된다. 즉, 플래그 메모리 셀(FC1 내지 FC32)은 각각 워드라인(WL1 내지 WL32)을 공유하는 메인 메모리 셀(MC1 내지 MC32)중에서 문턱 전압이 변화된 메인 메모리 셀(MC1 내지 MC32)의 정보를 저장한다. 플래그 메모리 셀(FC1 내지 FC32)에 저장된 정보는 문턱 전압이 변화된 메인 메모리 셀(MC1 내지 MC32)의 프로그램 시 이용된다. 즉, 프로그램 전압을 줄여 인가하여 문턱 전압이 변화된 메인 메모리 셀(MC1 내지 MC32)을 프로그램하기 위해 플래그 메모리 셀(FC1 내지 FC32)의 정보가 이용된다.
한편, 메인 셀 스트링(100) 및 플래그 셀 스트링(200)을 구성하는 메인 메모리 셀(MC1 내지 MC32) 및 플래그 메모리 셀(FC1 내지 FC32)의 수는 메모리 소자의 저장 용량에 따라 달라질 수 있다. 예를들어 상기에서는 32개의 메모리 셀로 메인 셀 스트링(100) 및 플래그 셀 스트링(200)을 설명하였으나, 메인 셀 스트링(100) 및 플래그 셀 스트링(200)을 구성하는 메모리 셀의 수는 64, 128 등으로 증가할 수 있다.
이하, 상기와 같이 구성된 본 발명의 일 실시 예에 따른 멀티 레벨 셀을 구비하는 NAND형 플래쉬 메모리 소자의 구동 방법을 도 3 내지 도 11을 이용하여 설명하기로 한다.
도 3은 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 구동 방법을 설명하기 위한 흐름도이다. 또한, 도 4는 메인 메모리 셀의 프로그램을 설명하기 위한 등가 회로도이고, 도 5는 제 1 스텝 전압의 파형도이다. 그리고, 도 6은 메인 메모리 셀의 프로그램 검증을 설명하기 위한 등가 회로도이고, 도 7은 멀티 레벨 셀에 저장된 데이터에 따른 문턱 전압 분포도이며, 도 8은 본 발명에 따른 문턱 전압 분포에서 벗어나게 문턱 전압이 변화된 멀티 레벨 셀의 검출 방법을 설명하기 위한 문턱 전압 분포도이다. 또한, 도 9는 문턱 전압이 변화된 메인 메모리 셀의 정보를 플래그 메모리 셀에 저장하는 방법을 설명하기 위한 등가 회로도이고, 도 10은 문턱 전압이 변화된 메인 메모리 셀을 프로그램하기 위한 제 2 스텝 전압 의 파형도이다. 그리고, 도 11은 프로그램 전압의 상승 폭에 따른 문턱 전압 분포의 변화를 도시한 그래프이다.
도 3을 참조하면, 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 구동 방법은 메인 메모리 셀을 선택적으로 프로그램하는 단계(S110), 프로그램이 정상적으로 실시되었는지 검증하는 단계(S120), 프로그램 검증 결과 문턱 전압 이 변화되어 설정된 문턱 전압 분포에서 벗어났는지 확인하는 단계(S130), 문턱 저압이 변화되지 않은 메인 메모리 셀에 대해 이전 스텝 전압, 예를들어 제 1 스텝 전압을 인가하여 프로그램하는 단계(S140), 문턱 전압이 변화된 메인 메모리 셀의 정보를 플래그 메모리 셀에 저장하는 단계(S150), 프로그램할 메인 메모리 셀이 문턱 전압이 변화된 메인 메모리 셀인지 확인하는 단계(S160), 문턱 전압이 변화되지 않은 메인 메모리 셀은 제 1 스텝 전압을 인가하여 프로그램하고, 문턱 전압이 변화된 메인 메모리 셀은 제 2 스텝 전압을 인가하여 프로그램하는 단계(S170)를 포함한다. 또한, 문턱 전압이 다수 변화된 셀의 경우 이전 스텝 전압보다 낮은 스텝 전압을 인가하여 프로그램하는 단계(S180 및 S190)을 포함한다. 여기서, 프로그램은 메인 메모리 셀에 저장하는 데이터에 따라 프로그램 전압을 변화시켜 인가하는 ISPP 방식으로 실시하고, 문턱 전압이 변화된 메인 메모리 셀을 프로그램하기 위한 스텝 전압은 문턱 전압의 변화 횟수에 따라 이전 스텝 전압보다 낮게 인가한다. 예를들어 문턱 전압이 한번 변화된 메인 메모리 셀을 프로그램하기 위한 제 2 스텝 전압은 문턱 전압이 변화되지 않은 메인 메모리 셀을 프로그램하기 위한 제 1 스텝 전압보다 낮게 인가한다. 또한, 문턱 전압이 한번 변화된 메인 메모리 셀에 제 2 스텝 전압을 인가하여 프로그램을 실시한 후에도 문턱 전압 분포가 좁혀지지 않거나 반복적인 프로그램 및 소거에 의해 문턱 전압 분포가 다시 넓어지는 경우 제 2 스텝 전압보다 낮은 제 3 스텝 전압, 제 3 스텝 전압보다 낮은 제 4 스텝 전압 등을 인가하여 프로그램을 실시한다.
그럼, 본 발명에 따른 멀티 레벨 셀을 구비하는 NAND형 플래쉬 메모리 소자의 구동 방법을 단계별로 상세하게 설명하면 다음과 같다.
단계 S110 : NAND형 플래쉬 메모리 소자의 선택된 일 메인 메모리 셀을 프로그램한다. 예를들어 도 4에 도시된 바와 같이 일 메인 셀 스트링(101)의 메인 메모리 셀(MC2)을 선택하여 프로그램하는 경우 메인 메모리 셀(MC2)이 포함된 메인 셀 스트링(101)과 연결된 비트라인(BLe)에 0V를 인가하고, 메인 메모리 셀(MC2)에는 워드라인(WL2)을 통해 프로그램 전압(Vpgm)을 인가하며, 메인 메모리 셀(MC2) 이외의 메인 메모리 셀들(MC1 및 MC3 내지 MC32)에는 워드라인(WL1 및 WL3 내지 WL32)를 통해 패스 전압(Vpass)을 인가한다. 또한, 메인 메모리 셀(MC2)이 포함된 메인 셀 스트링(101)과 연결되지 않은 나머지 비트라인(BLo)에는 전원 전압(Vcc)를 인가하고, 드레인 선택 라인(DSL)을 통해 드레인 선택 트랜지스터(DST1)의 게이트에 전원 전압(Vcc)을 인가하며, 소오스 선택 라인(SSL)을 통해 소오스 선택 트랜지스터(SST1)의 게이트에 0V를 인가한다. 여기서, 프로그램 전압(Vpgm)은 메인 메모리 셀(MC2)에 저장하고자 하는 데이터에 따라 ISPP 방식으로 인가한다. 예를들어 도 5에 도시된 바와 같이 '11', '10', '01' 및 '00'의 데이터를 저장하기 위해 16V, 16.5V, 17V 및 17.5V의 제 1 스텝 전압을 각각 인가한다. 그리고, 패스 전압은 약 9V를 인가한다. 이러한 상태를 유지하게 하면 선택된 메인 메모리 셀(MC2)이 포함된 메인 셀 스트링(101)의 전체 메인 메모리 셀(MC1 내지 MC32)은 패스 전압(Vpass) 또는 프로그램 전압(Vpgm)이 인가되고, 프로그램 전압(Vpgm)과 비트라인(BLe)의 전위차에 따라 선택된 메인 메모리 셀(MC2)의 플로팅 게이트에 전자가 주입되어 프로그램된다. 그러나, 패스 전압(Vpass)이 인가되는 다른 메인 메모리 셀들(MC1 및 MC3 내지 MC32)은 패스 전압(Vpass)과 비트라인(BLe)의 전위차가 전자들이 터널링되는 전위차가 되지 못하기 때문에 이들은 프로그램되지 않는다. 또한, 인접한 다른 메인 셀 스트링(102)은 비트라인(BLo)에 전원 전압(Vcc)이 인가되므로 선택된 메인 메모리 셀(MC2)과 워드라인(WL2)을 공유하는 메인 메모리 셀(MC22)에 프로그램 전압(Vpgm)이 인가되더라도 셀프 부스팅(self boosting)에 의해 프로그램되지 않는다.
단계 S120 : 선택된 메인 메모리 셀의 프로그램 상태를 검증하거나 독출한다. 예를들어 도 6에 도시된 바와 같이 일 스트링(101)의 일 메인 메모리 셀(MC2)이 프로그램된 경우 드레인 선택 라인(DSL) 및 소오스 선택 라인(SSL)에 각각 전원 전압(Vcc)을 인가하여 드레인 선택 트랜지스터(DST1) 및 소오스 선택 트랜지스터(SST1)를 턴온시키고, 메인 메모리 셀(MC2)과 연결된 워드라인(WL2)을 통해 검증 전압(Vverify)를 인가하며, 나머지 워드라인(WL1, WL3 내지 WL32)을 통해 읽기 전압(Vread)을 인가한다. 검증 전압(Verify)은 단계적으로 변화시켜 인가하는데, 예를들어 메모리 셀(MC2)의 프로그램 데이터에 따른 문턱 전압 정도의 레벨로 검증 전압(Vverify)을 인가한다. 또한, 읽기 전압(Vread)는 약 9V가 인가된다. 이때, 메 인 페이지 버퍼(30)를 통해 비트라인(BLe)을 프리차지시킨 후 메인 메모리 셀(MC2)의 상태에 따른 비트라인(BLe)의 전위를 센싱하여 메인 메모리 셀(MC2)의 상태를 검증하게 된다. 즉, 메인 메모리 셀(MC2)은 예를들어 도 7에 도시된 바와 같이 '11', '10', '01' 및 '00'의 상태에 따라 -0.7V 이하, 0.3V∼0.7V, 1.3V∼1.7V 및 2.3V∼2.7V의 문턱 전압 분포를 갖게 된다. 다시 말하면, -0.7V 이하의 문턱 전압은 '11', 0.3V∼0.7V의 문턱 전압은 '10', 1.3V∼1.7V의 문턱 전압은 '01' 및 2.3V∼2.7V의 문턱 전압은 '00'의 상태로 프로그램된 것으로 판단한다. 이때, 약 0V의 제 1 검증 전압(Verify1)를 인가하는 경우 메인 페이지 버퍼(30)에서 로우 레벨의 데이터가 센싱되면 메인 메모리 셀(MC2)이 '11' 상태로 프로그램된 것으로 판단하고, 하이 레벨의 데이터가 센싱되면 메인 메모리 셀(MC2)이 '11' 상태 이외의 상태로 프로그램된 것으로 판단한다. 그리고, 약 2V의 제 2 검증 전압(Verify2)을 인가하는 경우 메인 페이지 버퍼(30)에서 하이 레벨의 데이터가 센싱되면 '01' 상태로 프로그램된 것으로 판단하고, 로우 레벨의 데이터가 센싱되면 그 이외의 상태로 프로그램된 것으로 판단한다. 또한, 약 1V의 제 3 검증 전압(Verify3)을 인가하여 메인 페이지 버퍼(30)에서 하이 레벨의 데이터가 센싱되면 '00' 상태로 프로그램된 것으로 판단하고, 로우 레벨의 데이터가 센싱되면 '10' 상태로 프로그램된 것으로 판단한다. 그리고, 검증 전압(Verify)을 메인 메모리 셀(MC2)의 프로그램 데이터에 따른 문턱 전압 정도로 조절하면서 인가하여 실제 메인 메모리 셀(MC2)의 문턱 전압을 측정한다. 이렇게 검증 전압을 인가하여 메인 메모리 셀(MC2)의 문턱 전압 분포에 따른 프로그램 상태를 검증한다. 여기서, 메인 메모리 셀(MC2)에 인가되는 검 증 전압(Vverify)이 메인 메모리 셀(MC2)의 프로그램 상태에 따른 문턱 전압보다 높으면 메인 메모리 셀(MC2)를 통해 비트라인(BLe)으로부터 공통 소오스 라인(CSL)으로 전류가 흐르지 않기 때문에 메인 페이지 버퍼(30)는 하이 레벨의 데이터를 센싱하게 된다. 반면, 메인 메모리 셀(MC2)에 인가되는 검증 전압(Verify)이 메인 메모리 셀(MC2)의 프로그램 상태에 따른 문턱 전압보다 낮으면 메인 메모리 셀(MC2)를 통해 비트라인(BLe)으로부터 공통 소오스 라인(CSL)으로 전류가 흐르기 때문에 메인 페이지 버퍼(30)는 로우 레벨의 데이터를 센싱하게 된다.
단계 S130 : 그런데, NAND형 플래쉬 메모리 소자는 반복적인 프로그램 및 소거 동작에 따라 특성이 열화되어 프로그램 속도가 빨라지고, 그에 따라 문턱 전압 분포가 넓어지게 된다. 예를들어, '11'의 문턱 전압이 0V의 제 1 검증 전압(Verify1)를 넘어서거나, '01'의 문턱 전압이 2V의 제 2 검증 전압(Verify2)를 넘어서거나, '10' 상태의 문턱 전압이 각각 1V의 제 3 검증 전압(Verify3)을 넘어서면 해당 메인 메모리 셀(MC2)은 페일 처리되고, 메인 메모리 셀(MC2)를 포함하는 메인 셀 스트링(101) 또한 페일 처리된다. 따라서, 문턱 전압이 변화되어 문턱 전압 분포를 벗어나는 메인 메모리 셀을 검출하여 문턱 전압 분포를 줄여줌으로써 페일 처리되는 메인 셀 스트링의 수를 줄일 수 있다. 즉, 페일 처리되는 제 1, 제 2 및 제 3 검증 전압(Verify1, 2 및 3)보다 낮지만 프로그램 상태에 따른 문턱 전압 분포보다 높은 문턱 전압을 갖는 메인 메모리 셀을 먼저 검출한다. 예를들어 도 8에 도시된 바와 같이 문턱 전압 분포가 0V의 제 1 검증 전압(Verify1)보다 낮은 약 -0.5V의 제 1 보조 검증 전압(Verify1'), 2V의 제 2 검증 전압(Verify2)보다 낮은 약 1.8V의 제 2 보조 검증 전압(Verify2'), 그리고 1V의 제 3 검증 전압보다 낮은 약 0.8V의 제 3 보조 검증 전압(Verify3')을 각각 설정한다. 또한, '00' 상태의 문턱 전압이 너무 넓어지는 경우에도 메인 메일 셀이 오동작할 수 있으므로 약 2.8V의 제 4 보조 검증 전압(Verify4')를 설정한다. 이러한 보조 검증 전압(Verify1', 2', 3' 및 4')을 넘어서는 문턱 전압을 갖는 메인 메모리 셀을 검출한다. 예를들어 도 8에 도시된 바와 같이 '11', '10', '01' 및 '00'의 데이터에 따른 문턱 전압이 설정된 문턱 전압 분포보다 오른쪽으로 더 넓어져 -0.5V, 0.9V, 1.9V 및 2.9V의 문턱 전압을 갖는 메인 메모리 셀을 검출한다. 물론, 프로그램되는 데이터에 따른 문턱 전압 분포, 검증 전압(Verify1, 2 및 3), 그리고 보조 검증 전압(Verify1', 2', 3' 및 4')는 미리 설정된다.
단계 140 : 검증 결과 프로그램된 메인 메모리 셀의 문턱 전압이 변화되지 않았으면 도 5에 도시된 바와 같은 제 1 스텝 전압을 프로그램하고자 하는 데이터에 따라 ISPP 방식으로 인가하여 프로그램을 실시한 후 프로그램 검증을 실시한다.
단계 150 : 문턱 전압이 보조 검증 전압(Verify1', 2', 3' 및 4') 정도로 변화된 경우 문턱 전압이 변화된 메인 메모리 셀의 정보를 플래그 메모리 셀에 저장한다. 예를들어 메인 메모리 셀(MC2)의 문턱 전압이 변화되는 경우 도 9에 도시된 바와 같이 메인 메모리 셀(MC2)와 워드라인(WL2)를 공유하는 플래그 메모리 셀(FC2)을 프로그램한다. 즉, 플래그 메모리 셀(FC2)를 프로그램하기 위해 플래그 메모리 셀(FC2)이 포함된 셀 스트링과 연결된 비트라인(BLe)에 0V를 인가하고, 플래그 메모리 셀(FC2)에는 워드라인(WL2)을 통해 프로그램 전압(Vpgm)을 인가하며, 플래그 메모리 셀(FC2) 이외의 플래그 메모리 셀들(FC1 및 FC3 내지 FC32)에는 워드라인(WL1 및 WL3 내지 WL32)를 통해 패스 전압(Vpass)을 인가한다. 또한, 플래그 메모리 셀(FC2)이 포함된 셀 스트링과 연결되지 않은 나머지 비트라인(BLo)에는 전원 전압(Vcc)를 인가하고, 드레인 선택 라인(DSL)을 통해 드레인 선택 트랜지스터(DST2)의 게이트에 전원 전압(Vcc)을 인가하며, 소오스 선택 라인(SSL)을 통해 소오스 선택 트랜지스터(SST2)의 소오스에 0V를 인가한다. 이때, 플래그 메모리 셀(FC2)을 프로그램하기 위한 프로그램 전압(Vpgm)으로는 제 1 스텝 전압중 어느 하나를 인가할 수 있고, 패스 전압(Vpass)은 약 9V를 인가할 수 있다.
단계 S160 : 이후 계속되는 메인 메모리 셀의 프로그램에서 플래그 메모리 셀(FC2)에 정보가 저장된 문턱 전압이 변화된 메인 메모리 셀(MC2)이 프로그램되는지 확인한다. 문턱 전압이 변화된 메인 메모리 셀(MC2) 이외의 다른 메인 메모리 셀의 프로그램의 경우 도 5에 도시된 바와 같이 프로그램하고자 하는 데이터에 따라 ISPP 방식의 이전 스텝 전압, 예를들어 제 1 스텝 전압을 인가하여 프로그램한다(단계 S140).
단계 S170 : 그러나, 플래그 메모리 셀(FC2)에 그 정보에 저장된 문턱 전압이 변화된 메인 메모리 셀(MC2)을 프로그램할 경우 이전 스텝 전압, 예를들어 제 1 스텝 전압보다 낮게 제 2 스텝 전압을 인가하여 프로그램을 실시한다. 예를들어, 도 10에 도시된 바와 같이 '11', '10', '01' 및 '00' 상태의 데이터를 저장하기 위해 16V, 16.4V, 16.8V 및 17.2V의 제 2 스텝 전압을 인가하여 프로그램한다. 이렇게 문턱 전압이 변화된 메인 메모리 셀에 프로그램 전압을 낮춰 인가하면 문턱 전 압 분포를 줄일 수 있다. 즉, 도 11에 도시된 바와 같이 ISPP 방식으로 인가하는 프로그램 전압을 줄여 인가하면 높여 인가하는 경우보다 문턱 전압 분포를 줄일 수 있다. 따라서, 페일 처리되는 메인 메모리 셀 및 메인 셀 스트링의 수를 줄일 수 있다.
한편, 계속되는 프로그램 동작에서 이전에 문턱 전압이 변화된 메인 메모리 셀의 프로그램 전압을 줄여 인가하여 프로그램을 실시한 후에도 문턱 전압 분포가 좁혀지지 않거나 반복적인 프로그램 및 소거에 의해 문턱 전압 분포가 다시 넓어지는 경우가 있다(단계 S180). 이 경우 그에 따른 정보를 플래그 메모리 셀에 다시 저장하고 이전 스텝 전압보다 낮은 스텝 전압, 예를들어 제 2 스텝 전압보다 낮은 제 3 스텝 전압, 그보다 낮은 제 4 스텝 전압 등을 인가하여 프로그램을 실시할 수 있다(단계 S190). 그렇지 않을 경우 이전 스텝 전압을 인가하여 프로그램을 실시한다(단계 S200).
도 1은 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 등가 회로도.
도 2는 NAND형 플래쉬 메모리 소자의 메인 메모리 셀 및 플래그 메모리 셀의 단면도.
도 3은 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 구동 방법을 설명하기 위한 흐름도.
도 4는 메인 메모리 셀의 프로그램을 설명하기 위한 등가 회로도.
도 5는 제 1 스텝 전압의 파형도.
도 6은 메인 메모리 셀의 프로그램 검증을 설명하기 위한 등가 회로도.
도 7은 멀티 레벨 셀에 저장된 데이터에 따른 문턱 전압 분포도.
도 8은 본 발명에 따른 문턱 전압 분포에서 벗어난 멀티 레벨 셀의 검출 방법을 설명하기 위한 문턱 전압 분포도.
도 9는 문턱 전압 분포에서 벗어난 메인 메모리 셀의 정보를 플래그 메모리 셀에 저장하는 방법을 설명하기 위한 등가 회로도.
도 10은 문턱 전압 분포에서 벗어난 메인 메모리 셀을 프로그램하기 위한 제 2 스텝 전압의 파형도.
도 11은 프로그램 전압의 상승 폭에 따른 문턱 전압 분포의 변화를 도시한 그래프.

Claims (8)

  1. 제 1 스텝 전압을 인가하여 선택된 메인 메모리 셀을 프로그램하는 단계;
    상기 메인 메모리 셀의 문턱 전압을 검출하는 단계;
    상기 문턱 전압이 설정된 문턱 전압 분포에서 벗어나는 메인 메모리 셀의 정보를 플래그 메모리 셀에 저장하는 단계; 및
    상기 플래그 메모리 셀의 정보를 이용하여 상기 문턱 전압이 문턱 전압 분포에서 벗어나는 메인 메모리 셀에 제 2 스텝 전압을 인가하여 프로그램하는 단계를 포함하는 플래쉬 메모리 소자의 구동 방법.
  2. 제 1 항에 있어서, 상기 메인 메모리 셀은 멀티 레벨 셀인 플래쉬 메모리 소자의 구동 방법.
  3. 제 1 항에 있어서, 상기 제 1 및 제 2 스텝 전압은 프로그램하는 데이터에 따라 다른 전압으로 인가하는 플래쉬 메모리 소자의 구동 방법.
  4. 제 3 항에 있어서, 상기 제 2 스텝 전압은 상기 제 1 스텝 전압보다 낮은 플 래쉬 메모리 소자의 구동 방법.
  5. 제 1 항에 있어서, 상기 문턱 전압 분포가 페일 처리되는 검증 전압과 상기 문턱 전압 분포 사이에 설정된 보조 검증 전압보다 큰 경우 상기 메인 메모리 셀의 정보를 상기 플래그 메모리 셀에 저장하는 플래쉬 메모리 소자의 구동 방법.
  6. 제 1 항에 있어서, 상기 플래그 메모리 셀은 상기 메인 메모리 셀과 워드라인을 공유하는 플래쉬 메모리 소자의 구동 방법.
  7. 제 4 항에 있어서, 상기 제 2 스텝 전압을 인가하여 프로그램된 상기 메인 메모리 셀의 문턱 전압을 검출하는 단계;
    상기 문턱 전압이 설정된 문턱 전압 분포에서 벗어난 상기 메인 메모리 셀의 정보를 상기 플래그 메모리 셀에 저장하는 단계; 및
    상기 플래그 메모리 셀의 정보를 이용하여 상기 문턱 전압 분포에서 벗어난 상기 메인 메모리 셀의 상기 문턱 전압 분포 변화 횟수에 따라 제 2 스텝 전압보다 낮은 스텝 전압을 단계적으로 인가하여 프로그램하는 단계를 더 포함하는 플래쉬 메모리 소자의 구동 방법.
  8. 패스 처리되는 문턱 전압 분포, 페일 처리되는 검증 전압 및 문턱 전압 분포와 검증 전압 사이의 보조 검증 전압을 설정하는 단계;
    선택된 메인 메모리 셀에 프로그램 전압을 인가하여 프로그램한 후 문턱 전압을 검출하는 단계;
    상기 문턱 전압 분포와 상기 보조 검증 전압 사이의 상기 문턱 전압을 갖는 상기 메인 메모리 셀의 정보를 플래그 메모리 셀에 저장하는 단계; 및
    상기 플래그 메모리 셀의 정보를 이용하여 상기 메인 메모리 셀에 프로그램 전압을 줄여 인가하여 프로그램하는 단계를 포함하는 플래쉬 메모리 소자의 구동 방법.
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