CN112786088B - 交叉耦合晶体管阈值电压失配补偿以及相关装置、系统及方法 - Google Patents

交叉耦合晶体管阈值电压失配补偿以及相关装置、系统及方法 Download PDF

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Abstract

本发明揭示交叉耦合晶体管阈值电压失配补偿以及相关装置、系统及方法。一种设备包含交叉耦合晶体管对及补偿晶体管对。所述交叉耦合晶体管对包含第一晶体管及第二晶体管。所述第一晶体管的第一栅极耦合到第一位线，且所述第二晶体管的第二栅极耦合到第二位线。所述补偿晶体管对包含第三晶体管及第四晶体管。所述第三晶体管与所述第一晶体管串联耦合于所述第一晶体管的第一源极与共同源极线之间。所述第四晶体管与所述第二晶体管串联耦合于所述第二晶体管的第二源极与所述共同源极线之间。一种存储器装置包含感测放大器。一种计算系统包含所述存储器装置。

Description

交叉耦合晶体管阈值电压失配补偿以及相关装置、系统及 方法
优先权主张
本申请案主张于2019年11月8日提出申请的“交叉耦合晶体管阈值电压失配补偿以及相关装置、系统及方法(Cross-Coupled Transistor Threshold Voltage MismatchCompensation and Related Devices,Systems,and Methods)”的美国专利申请案序号16/678,394的申请日期的权益。
技术领域
本发明一般来说涉及交叉耦合晶体管的阈值电压之间的失配补偿，且更特定来说涉及存储器装置的感测放大器中的阈值电压失配补偿。
背景技术
用于检测存储在存储器元件(例如，动态随机存取存储器(DRAM)中的电容性存储器元件)中的数据的感测放大器有时包含交叉耦合晶体管。交叉耦合晶体管可使得能够检测由存储器元件存储的相对小的电荷量。
发明内容
在一些实施例中，一种设备包含交叉耦合晶体管对及补偿晶体管对。所述交叉耦合晶体管对包含第一晶体管及第二晶体管。所述第一晶体管的第一栅极可操作地耦合到第一位线且所述第二晶体管的第二栅极可操作地耦合到第二位线。所述补偿晶体管对包含第三晶体管及第四晶体管。所述第三晶体管与所述第一晶体管可操作地串联耦合于所述第一晶体管的第一源极与共同源极线之间。所述第四晶体管与所述第二晶体管可操作地串联耦合于所述第二晶体管的第二源极与所述共同源极线之间。
在一些实施例中，一种存储器装置包含感测放大器及控制电路。所述感测放大器包含交叉耦合晶体管对及补偿晶体管对。所述交叉耦合晶体管对包含第一晶体管及第二晶体管。所述第一晶体管的第一栅极可操作地耦合到第一位线且所述第二晶体管的第二栅极可操作地耦合到第二位线。所述补偿晶体管对包含第三晶体管及第四晶体管。所述第三晶体管与所述第一晶体管可操作地串联耦合于所述第一晶体管的第一源极与共同源极线之间。所述第四晶体管与所述第二晶体管可操作地串联耦合于所述第二晶体管的第二源极与所述共同源极线之间。所述控制电路经配置以在阈值电压补偿操作中控制所述感测放大器以：将所述第三晶体管的第三栅极可操作地耦合到所述第一晶体管的第一漏极，将所述第四晶体管的第四栅极可操作地耦合到所述第二晶体管的第二漏极，及将所述第一晶体管的所述第一漏极及所述第二晶体管的所述第二漏极与所述第一位线及所述第二位线电隔离。
在一些实施例中，一种计算系统包含至少一个存储器装置，其包含感测放大器，所述感测放大器包含交叉耦合晶体管对及补偿晶体管对。所述补偿晶体管对与所述交叉耦合晶体管对可操作地串联耦合于所述交叉耦合晶体管对与共同源极线之间。
附图说明
尽管本发明以尤其指出且明显主张特定实施例的权利要求书结束，但当结合附图一起阅读时，可依据以下说明较容易地确定本发明的范围内的实施例的各种特征及优点，附图中：
图1是根据一些实施例的存储器装置的框图；
图2是图1的存储器装置的实例的一部分的电路示意性图解说明；
图3是在图2中图解说明的部分的信号的信号时序图；
图4是图1的存储器装置的另一实例的一部分的电路示意性图解说明；
图5是在图4中图解说明的部分的信号的信号时序图；
图6是图解说明在读取操作中操作图4的感测放大器的方法的流程图；
图7是图解说明图6的方法的阈值电压补偿操作的实例的流程图；
图8是图解说明图6的方法的预充电操作的实例的流程图；
图9是图解说明图6的方法的感测放大器连接操作的实例的流程图；
图10是图解说明图6的方法的感测放大器供电操作的实例的流程图；
图11是图解说明图6的方法的栅极耦合操作的实例的流程图；
图12是可在一些实施例中使用的计算装置的框图；及
图13是根据一些实施例的计算系统的框图。
具体实施方式
在以下详细说明中，参考形成其一部分且其中以图解说明方式展示其中可实践本发明的实施例的特定实例的附图。充分详细地描述这些实施例以使得所属领域的技术人员能够实践本发明。然而，可在不违背本发明的范围的情况下利用本文中启用的其它实施例，且可做出结构、材料及过程改变。
本文中所呈现的图解说明不意指任何特定方法、系统、装置或结构的实际视图，而仅为用于描述本发明的实施例的理想化表示。在一些例子中，为方便读者，各个图式中的类似结构或组件可保持相同或类似编号；然而，编号的类似性并不一定意指所述结构或组件在大小、组成、配置或任何其它性质上相同。
以下说明可包含用于帮助使得所属领域的技术人员能够实践所揭示实施例的实例。术语“例示性”、“通过实例”及“举例来说”的使用意指相关说明是解释性的，且尽管本发明的范围打算囊括实例及合法等效物，但此些术语的使用并不打算将实施例或本发明的范围限制为所规定组件、步骤、特征、功能等等。
将容易理解的是，如通常在本文中描述及在图式中图解说明的实施例的组件可布置并设计为各种各样不同配置。因此，各种实施例的以下说明不打算限制本发明的范围，但仅表示各种实施例。虽然可在图式中呈现实施例的各种方面，但除非特别指示，否则图式未必按比例绘制。
此外，所展示及所描述的特定实施方案仅为实例，且除非本文中另有规定，否则不应被解释为实施本发明的仅有方式。可以框图形式展示元件、电路及功能，以便不在不必要细节中使本发明模糊。相反，所展示及所描述的特定实施方案仅为例示性的，且除非本文中另有规定，否则不应被解释为实施本发明的仅有方式。另外，块定义及各种块之间的逻辑分割是特定实施方案的典范。所属领域的技术人员将易于明了，可通过众多其它分割解决方案实践本发明。在大多数情况下，已省略关于定时考量的细节及类似物，其中这些细节对获得对本发明的完全理解并非必要的且在所属领域的技术人员的能力范围内。
所属领域的技术人员将理解，可使用各种不同科技及技术中的任一者来表示信息及信号。为了呈现及说明清晰，一些图式可将信号图解说明为单个信号。所属领域的技术人员将理解，信号可表示信号总线，其中总线可具有各种位宽度，且本发明可在包含单个数据信号的任何数目个数据信号上实施。
结合本文中所揭示的实施例描述的各种说明性逻辑块、模块及电路可使用以下各项来实施或执行：一般用途处理器、特定用途处理器、数字信号处理器(DSP)、集成电路(IC)、特殊应用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或经设计以执行本文中所描述的功能的其任何组合。一般用途处理器(也可在本文中称为主机处理器或简称为主机)可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合，例如DSP与一个微处理器、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此类配置的组合。包含处理器的一般用途计算机被视为特殊用途计算机，而一般用途计算机经配置以执行与本发明的实施例相关的计算指令(例如，软件代码)。
可就被绘示为流程图、作业图、结构图或框图的过程而言描述实施例。尽管流程图可将操作行为描述为顺序过程，但可以另一顺序并行地或大致上同时执行这些行为中的许多行为。此外，可重新布置行为的次序。过程可对应于方法、线程、功能、程序、子例程、子程序、其它结构或其组合。此外，本文中所揭示的方法可在硬件、软件或两者中实施。如果在软件中实施，那么所述功能可作为一或多个指令或代码存储或传输于计算机可读媒体上。计算机可读媒体包括计算机存储媒体及包括促进将计算机程序从一个位置传送到另一位置的任何媒体的通信媒体两者。
本文中使用例如“第一”、“第二”等等的名称对元件的任何提及不限制那些元件的数量或次序，除非明确陈述此限制。而是，这些名称可在本文中用作将两个或更多个元件或元件的例子区分开的方便方法。因此，对第一及第二元件的提及不意指那里可采用仅两个元件或第一元件必须以某一方式先于第二元件。另外，除非另有陈述，否则一组元件可包括一个或多个元件。
如本文中所使用，参考给定参数、性质或条件的术语“大致上”意指且包含所属领域的技术人员将理解的以小变化程度(例如，举例来说，在可接受制造公差内)满足给定参数、性质或条件的程度。以实例方式，取决于大致上满足的特定参数、性质或条件，所述参数、性质或条件可为至少90％满足、至少95％满足或甚至至少99％满足。
感测放大器有时包含用于放大存储器装置中的存储器元件读数的交叉耦合晶体管对。以非限制性实例方式，在DRAM装置中，感测放大器可用于放大从电容性存储器元件获取的读数。然而，在一些例子中，交叉耦合晶体管对的晶体管可具有失配阈值电压。在这些例子中，位线上的相对大的充电或放电电流可归因于交叉耦合晶体管对的晶体管的失配阈值电压而产生。此外，归因于由耦合到位线的数据电荷存储元件的经增加数目而引起的位线的经增加电容及电阻，当位线充电或放电时，可经过相对大量的时间。在其中未分配充足时间来将位线完全充电或放电的例子中，可发生感测裕量不足。
本文中揭示经配置以补偿交叉耦合晶体管对的阈值电压失配的感测放大器及相关系统、方法及装置。在一些实施例中，这些感测放大器在阈值电压补偿操作期间消除位线充电及放电。由于这些感测放大器避免与将位线充电及放电相关联的延迟，因此可使用连接到相对大数目个存储器元件的相对长位线，而不过度增加行地址到列地址延迟(TRCD)。
图1是根据一些实施例的存储器装置100的框图。存储器装置100包含控制电路106、一或多个感测放大器112及存储器单元102。感测放大器112经由一或多个位线104可操作地耦合到存储器单元102。控制电路106经由一或多个共享字线SWL 108可操作地耦合到存储器单元102。SWL 108使得控制电路106能够控制对存储器单元102的存取。
控制电路106还经由各种控制信号连接110可操作地耦合到感测放大器112。举例来说，控制信号连接110可包含：共同源极线ACT、RNLF，位线预充电控制线BLPR、BLCP，位线电压参考线VBLP，感测放大器隔离线ISOSA，列选择线CS及本地输入输出线LIOT、LIOB。在一些实施例中，控制信号连接110可包含GUTGP控制信号(例如，图4)。控制电路经配置以使用这些控制信号连接110将控制信号及电压偏置提供到感测放大器112，如下文将更详细论述。
图2是图1的存储器装置100的实例的一部分200的电路示意性图解说明。部分200包含感测放大器206，其经由第一位线208可操作地耦合到存储器单元202且经由第二位线210可操作地耦合到存储器单元204。尽管图2仅展示存储器单元202及存储器单元204，但第一位线208及第二位线210可各自可操作地耦合到许多存储器单元。存储器单元202包含存储电容器SN0及存取晶体管QS13。存储电容器SN0可使用存取晶体管QS13来存取。类似地，存储器单元204包含存储电容器SN1及存取晶体管QS12。存储电容器SN1可使用存取晶体管QS12来存取。存储器单元202通过共享字线SWL0(可操作地耦合到存取晶体管QS13的栅极)可操作地耦合到控制电路(例如，图1的控制电路106)，且存储器单元204通过共享字线SWL1(可操作地耦合到存取晶体管QS12的栅极)可操作地耦合到控制电路。因此，控制电路通过分别经由共享字线SWL0及SWL1对存取晶体管QS13及QS12的栅极进行偏置来控制对存储电容器SN0、SN1的存取。
感测放大器206包含交叉耦合晶体管对212，其包含晶体管QS1及QS2。交叉耦合晶体管对212经配置以放大从耦合到第一位线208及第二位线210的存储器单元(例如，存储器单元202及存储器单元204)读取的信号。晶体管QS1的栅极可操作地耦合到第二位线210，且晶体管QS2的栅极可操作地耦合到第一位线208。晶体管QS1及QS2的源极可操作地耦合到共同源极线RNLF。晶体管QS1的漏极可操作地耦合到GUTT线，且晶体管QS2的漏极可操作地耦合到GUTB线。晶体管QS1及QS2可为N型金属氧化物半导体晶体管(NMOS晶体管)。因此，晶体管QS1及QS2可为下拉晶体管。
感测放大器206还包含与交叉耦合晶体管对212串联的交叉耦合上拉晶体管对214。交叉耦合上拉晶体管对214包含晶体管QS10及QS11。晶体管QS10及QS11可为P型金属氧化物半导体晶体管(PMOS晶体管)。晶体管QS10的漏极可操作地耦合到GUTT线，且晶体管QS11的漏极可操作地耦合到GUTB线。晶体管QS10的栅极可操作地耦合到GUTB线，且晶体管QS11的栅极可操作地耦合到GUTT线。晶体管QS10及QS11的源极可操作地耦合到共同源极线ACT。
尽管将交叉耦合晶体管对212论述为NMOS晶体管，且将交叉耦合上拉晶体管对214论述为PMOS晶体管，但将了解，在一些实施例中，在不违背本发明的范围的情况下，交叉耦合晶体管对212可为PMOS晶体管且交叉耦合上拉晶体管对214可为NMOS晶体。
感测放大器206进一步包含预充电电路216，其经配置以在读取操作期间在感测位线(第一位线208及第二位线210)之前预充电GUTB及GUTT线。预充电电路216包含隔离晶体管QS7及QS8，其被配置为将GUTT线可选择性地可操作地耦合到第一位线208及与第一位线208隔离，并将GUTB线可选择性地可操作地耦合到第二位线210及与第二位线210隔离。隔离晶体管QS7及QS8的栅极可操作地耦合到隔离控制线ISOSA，其可操作地耦合到控制电路(例如，图1的控制电路106)。因此，控制电路通过断言隔离控制线ISOSA上的信号来控制GUTT线与第一位线208之间及GUTB线与第二位线210之间的隔离或连接。
预充电电路216还包含晶体管QS9，其可操作地耦合于GUTB线与预充电电压电位线VBLP之间。VBLP线经配置以在读取操作期间在感测第一位线208及第二位线210之前将预充电电压电位提供到GUTB线以对GUTB及GUTT线进行预充电。晶体管QS9的栅极可操作地耦合到预充电控制线BLPR，其可操作地耦合到控制电路(例如，图1的控制电路106)。因此，控制电路经配置以通过断言预充电控制线BLPR上的信号来控制GUTB线到VBLP线的连接及控制GUTB线与VBLP线的隔离。
预充电电路216进一步包含晶体管QS5及QS6。晶体管QS5可操作地耦合于第二位线210与GUTT线之间。晶体管QS6可操作地耦合于第一位线208与GUTB线之间。晶体管QS5及QS6的栅极可操作地耦合到预充电控制线BLCP，其可操作地耦合到控制电路(例如，图1的控制电路106)。因此，控制电路经配置以通过断言预充电控制线BLCP上的信号来控制第二位线210与GUTT线之间及第一位线208与GUTB线之间的连接及隔离。
感测放大器206包含晶体管QS3及QS4，其经配置以控制控制电路对位线(第一位线208及第二位线210)的存取。晶体管QS3可操作地耦合于第一位线208与本地输入/输出线LIOT之间。晶体管QS4可操作地耦合于第二位线210与本地输入/输出线LIOB之间。晶体管QS3及QS4的栅极可操作地耦合到列选择线CS。列选择线CS以及本地输入/输出线LIOT及LIOB可操作地耦合到控制电路(例如，图1的控制电路106)。因此，控制电路经配置以通过断言列选择线CS上的信号来控制其对第一位线208及第二位线210的存取。
应注意，晶体管QS3、QS4、QS5、QS6、QS7、QS8、QS9、QS12及QS13可为NMOS或PMOS晶体管。因此，如果这些晶体管中的任一者是NMOS晶体管，那么断言栅极涉及将高于源极电压电位的至少一阈值电压电位的电压电位提供到其栅极，从而将晶体管切换到饱和模式中以将其源极电连接到其漏极。同样地，如果这些晶体管中的任一者是PMOS晶体管，那么断言栅极涉及将低于源极电压电位的至少一阈值电压电位的电压电位提供到其栅极，从而将晶体管切换到饱和模式中以将其源极电连接到其漏极。因此，无论本文中在何处论述晶体管的栅极被断言，对于PMOS晶体管，晶体管的此断言可包含将逻辑电平低电压电位提供到栅极，且对于NMOS晶体管，此断言可包含将逻辑电平高电压电位提供到栅极。此外，“导通”晶体管指将合适电压电位施加到栅极、源极及漏极以在饱和模式中操作晶体管，其中源极与漏极节点耦合在一起。此外，“关断”晶体管指将合适电压电位施加到栅极、源极及漏极以在切断模式中操作晶体管，在此期间晶体管传导可忽略的电流。
图3是在图2中图解说明的部分200的信号的信号时序图300。一起参考图2及图3，信号时序图300包含对应于图2的各种命令/信号线的用于在存储器单元202上执行的读取操作的数个信号。举例来说，信号时序图300包含由控制电路(例如，图1的控制电路106)提供到图2的SWL0、BLCP、BLPR及ISOSA线的SWL0、BLCP、BLPR及ISOSA信号。信号时序图300还包含由控制电路提供到图2的ACT、RNLF线的共同源极电压电位ACT、RNLF。信号时序图300进一步包含电压电位测量SN0、DLT、DLB、GUTT及GUTB。电压电位测量SN0(在图3中的逻辑电平高处)在存储器单元202的存储电容器SN0处测量。电压电位测量DLB及DLT分别在第一位线208及第二位线210处测量。电压电位测量GUTT及GUTB分别在GUTT及GUTB线处测量。
信号时序图300是在数个时间周期内的图解说明。举例来说，信号时序图300包含VtC补偿时间周期302、预充电时间周期304、位线耦合时间周期306及主感测时间周期308。在VtC补偿时间周期302期间，控制电路解除断言ISOSA信号以关断晶体管QS7及QS8，从而将GUTT线与第一位线208电隔离并将GUTB线与第二位线210电隔离。也在VtC补偿时间周期302期间，控制电路解除断言BLPR信号，从而关断晶体管QS9并将GUTB线与预充电电压电位电隔离。进一步在VtC补偿时间周期302期间，控制电路断言BLCP信号，从而导通晶体管QS5及QS6，将GUTT线可操作地耦合到第二位线210并将GUTB线可操作地耦合到第一位线208。在VtC补偿时间周期302期间，控制电路分别将共同源极信号ACT及RNLF保持为逻辑电平高(例如，VDD)及逻辑电平低(例如，VSS)。
在于VtC补偿时间周期302期间GUTT线耦合到第二位线210且GUTB线耦合到第一位线208的情况下，交叉耦合晶体管对212的漏极被驱动到与其栅极大致上相同的电压电位。在交叉耦合晶体管对212的漏极耦合到其栅极的情况下，交叉耦合晶体管对212将在饱和模式中操作。因此，一旦位线(第一位线208、第二位线210)已充电/放电，交叉耦合晶体管对212的栅极到源极电压将大于或等于交叉耦合晶体管对212的阈值电压，无论晶体管QS1与QS2的阈值电压之间的任何失配。取决于多少电容及电阻在位线上，位线的此充电/放电可花费相对大量的时间。
在预充电时间周期304期间，解除断言预充电控制信号BLCP，从而关断晶体管QS5及QS6，且将GUTT线与第二位线210电隔离并将GUTB线与第一位线208隔离。也在预充电时间周期304期间，共同源极信号ACT及RNLF保持在预充电电压电位VBLP处。进一步在预充电时间周期304期间，断言预充电控制信号BLPR，从而导通晶体管QS9并将预充电电压电位VBLP可操作地耦合到GUTB。因此，GUTB及GUTT线返回到预充电电压电位VBLP。
也可在预充电时间周期304期间断言SWL0信号。因此，存储电容器SN0开始朝向预充电电压电位VBLP放电。在接近预充电时间周期304结束时或在其之后，可解除断言预充电控制信号BLPR，从而关断晶体管QS9并将GUTB线与预充电电压电位VBLP电隔离。
在位线耦合时间周期306期间，断言ISOSA控制信号，从而导通晶体管QS7及QS8，且将GUTT线可操作地耦合到第一位线208及将GUTB可操作地耦合到第二位线210。因此，GUTT线及GUTB线分别保持在与第一位线208及第二位线210大致上相同的电压电位处。
在主感测时间周期308期间，共同源极信号ACT及RNLF分别保持在逻辑电平高及逻辑电平低处。因此，交叉耦合晶体管对212放大GUTT线及GUTB线上的信号，从而朝向对应于其经存储充电电平(例如，图3中的逻辑电平高)的电源轨驱动SN0测量。还朝向电源轨驱动第一位线208及第二位线210上的电压电位测量DLT及DLB(图3中的DLT到逻辑电平高及DLB到逻辑电平低)。接着可读取(例如，使用本地输入/输出线(LIOT及LIOB))存储电容器SN0。
尽管在VtC补偿时间周期302期间补偿了交叉耦合晶体管对212的阈值电压之间的任何失配，但如果大数目个存储器单元耦合到位线(例如，第一位线208及第二位线210)，那么此VtC补偿时间周期302可花费相对长时间来完成，从而导致位线的相对高的电容及相对高的电阻。由于位线的充电时间是电容与电阻的函数，因此位线上的相对高的电容及/或电阻导致相对长充电时间。图4及图5图解说明在VtC补偿时间周期期间将解耦GUTT及GUTB线与位线(第一位线208及第二位线210)解耦的实例，与在图2及图3中论述的实例部分200相比，其导致VtC补偿时间周期的经减少时间。
如先前所论述，图2的实例部分200中的各种晶体管可为NMOS或PMOS晶体管。所属领域的技术人员将明了，在其中使用PMOS晶体管代替NMOS晶体管(或反之亦然)的此些实施例中，可反转信号时序图300的信号(提供到NMOS晶体管的逻辑电平高电压电位对应于提供到PMOS晶体管的逻辑电平低电压电位等)。
图4是图1的存储器装置100的另一实例的一部分400的电路示意性图解说明。类似于图2的部分200，部分400包含感测放大器406，其经由第一位线408可操作地耦合到存储器单元402且经由第二位线410可操作地耦合到存储器单元404。尽管图4仅展示存储器单元402及存储器单元404，但第一位线408及第二位线410可各自可操作地耦合到许多存储器单元。存储器单元402包含存储电容器SN0及存取晶体管Q13。存储电容器SN0可使用存取晶体管Q13来存取。类似地，存储器单元404包含存储电容器SN1及存取晶体管Q12。存储电容器SN1可使用存取晶体管Q12来存取。存储器单元402通过共享字线SWL0可操作地耦合到控制电路(例如，图1的控制电路106)(可操作地耦合到存取晶体管Q13的栅极)，且存储器单元404通过共享字线SWL1可操作地耦合到控制电路(可操作地耦合到存取晶体管Q12的栅极)。因此，控制电路通过分别经由共享字线SWL0及SWL1对存取晶体管Q13及Q12的栅极进行偏置来控制对存储电容器SN0、SN1的存取。
感测放大器406包含交叉耦合晶体管对412，其包含第一晶体管Q1及第二晶体管Q2。交叉耦合晶体管对412经配置以放大从耦合到第一位线408及第二位线410的存储器单元(例如，存储器单元402及存储器单元404)读取的信号。第一晶体管Q1的第一栅极可操作地耦合到第二位线410，且第二晶体管Q2的第二栅极可操作地耦合到第一位线408。晶体管Q1及Q2的源极可操作地耦合到共同源极线RNLF。第一晶体管Q1的第一漏极可操作地耦合到GUTT线，且第二晶体管Q2的第二漏极可操作地耦合到GUTB线。晶体管Q1及Q2可为N型金属氧化物半导体晶体管(NMOS晶体管)。因此，交叉耦合晶体管对412Q1及Q2可为下拉晶体管。
与图2的感测放大器206相比，感测放大器406包含补偿晶体管对420(第三晶体管Q3及第四晶体管Q4)，其与交叉耦合晶体管对412可操作地串联耦合于交叉耦合晶体管对412的源极与共同源极线RNLF之间。换句话说，第三晶体管Q3的第三漏极可操作地耦合到第一晶体管Q1的第一源极，第三晶体管Q3的第三源极可操作地耦合到共同源极线RNLF，第四晶体管Q4的第四漏极可操作地耦合到第二晶体管Q2的第二源极，且第四晶体管Q4的第四源极可操作地耦合到共同源极线RNLF。补偿晶体管对420经配置以自补偿交叉耦合晶体管对412的第一晶体管Q1与第二晶体管Q2之间的阈值电压失配。因此，补偿晶体管对420可为与交叉耦合晶体管对412(例如，图4的实例中的NMOS晶体管)相同类型的晶体管。
补偿晶体管对420的栅极端子可选择性地电隔离为电浮动状态或可操作地耦合到交叉耦合晶体管对412的栅极端子及漏极端子(即，GUTT线及GUTB线)。感测放大器406包含漏极耦合晶体管对418(Q5及Q6)，其经配置以将第三晶体管Q3的第三栅极(即，GUTGT线)可选择性地可操作地耦合到第一晶体管Q1的第一漏极(GUTT线)，并将第四晶体管Q4的第四栅极(例如，GUTGB线)可选择性地可操作地耦合到第二晶体管Q2的第二漏极(GUTB线)。漏极耦合晶体管对418的栅极端子可可操作地耦合到预充电控制BLCP，其可操作地耦合到控制电路(例如，图1的控制电路106)。因此，在阈值电压补偿操作中，控制电路可断言漏极耦合晶体管对418的栅极端子以将补偿晶体管对420的栅极端子可操作地耦合到交叉耦合晶体管对412的漏极端子，直到补偿晶体管对420在饱和状态中偏置，从而补偿第一晶体管Q1与第二晶体管Q2之间的任何阈值电压失配。在补偿晶体管对420在饱和状态中偏置的情况下，补偿晶体管对420的栅极端子可在电浮动状态中电隔离(例如，通过解除断言漏极耦合晶体管对418的栅极端子)。由于栅极端子处的寄生电容(例如，约1毫微微法拉(1fF))可将偏置存储在补偿晶体管对420的栅极端子处，同时栅极端子被隔离为电浮动状态，因此补偿晶体管对420可保留在饱和状态中。
感测放大器406还包含栅极耦合晶体管对424(Q14、Q15)，其经配置以将补偿晶体管对420的栅极端子可选择性地可操作地耦合到交叉耦合晶体管对412的栅极端子。栅极耦合晶体管对424的栅极端子可操作地耦合到控制线GUTGP，其可操作地耦合到控制电路(例如，图1的控制电路106)。因此，控制电路通过断言及解除断言GUTGP线上的GUTGP信号可将第三晶体管Q3的第三栅极可选择性地可操作地耦合到第一晶体管Q1的第一栅极或与第一晶体管Q1的第一栅极电隔离，且将第四晶体管Q4的第四栅极可选择性地可操作地耦合到第二晶体管Q2的第二栅极或与第二晶体管Q2的第二栅极电隔离。
感测放大器406还包含与交叉耦合晶体管对412串联的交叉耦合上拉晶体管对414。交叉耦合上拉晶体管对414包含晶体管Q10及Q11。晶体管Q10及Q11可为P型金属氧化物半导体晶体管(PMOS晶体管)。晶体管Q10的漏极可操作地耦合到GUTT线，且晶体管Q11的漏极可操作地耦合到GUTB线。晶体管Q10的栅极可操作地耦合到GUTB线，且晶体管Q11的栅极可操作地耦合到GUTT线。晶体管Q10及Q11的源极可操作地耦合到共同源极线ACT。
尽管将交叉耦合晶体管对412及补偿晶体管对420论述为NMOS晶体管，且将交叉耦合上拉晶体管对414论述为PMOS晶体管，但将了解，在一些实施例中，在不违背本发明的范围的情况下，交叉耦合晶体管对412及补偿晶体管对420可为PMOS晶体管且交叉耦合上拉晶体管对414可为NMOS晶体。
感测放大器406进一步包含预充电电路422，其经配置以在读取操作期间在感测位线(第一位线408及第二位线410)之前预充电GUTB及GUTT线。预充电电路422包含隔离晶体管对416(Q7及Q8)，其被配置为将GUTT线选择性地可操作地耦合到第一位线408及与第一位线408隔离，且将GUTB线选择性地可操作地耦合到第二位线410及与第二位线410隔离。隔离晶体管对416的栅极可操作地耦合到隔离控制线ISOSA，其可操作地耦合到控制电路(例如，图1的控制电路106)。因此，控制电路通过断言或解除断言隔离控制线ISOSA上的信号来控制GUTT线与第一位线408之间及GUTB线与第二位线410之间的隔离或连接。
预充电电路422还包含晶体管Q9，其可操作地耦合于GUTB线与预充电电压电位线VBLP之间。VBLP线经配置以在读取操作期间在感测第一位线408或第二位线410之前将预充电电压电位提供到GUTB线以对GUTB及GUTT线进行预充电。晶体管Q9的栅极可操作地耦合到预充电控制线BLPR，其可操作地耦合到控制电路(例如，图1的控制电路106)。因此，控制电路经配置以通过断言预充电控制线BLPR上的信号来控制将GUTB线连接到VBLP线及与VBLP线隔离。
感测放大器206包含晶体管Q16及Q17，其经配置以控制控制电路对位线(第一位线408及第二位线410)的存取。晶体管Q16可操作地耦合于第一位线408与本地输入/输出线LIOT之间。晶体管Q17可操作地耦合于第二位线410与本地输入/输出线LIOB之间。晶体管Q16及Q17的栅极可操作地耦合到列选择线CS。列选择线CS以及本地输入/输出线LIOT及LIOB可操作地耦合到控制电路(例如，图1的控制电路106)。因此，控制电路经配置以通过断言列选择线CS上的信号来控制其对第一位线208及第二位线210的存取。
应注意，晶体管Q16、Q17、Q5、Q6、Q7、Q8、Q9、Q12及Q13可为NMOS或PMOS晶体管。因此，如果这些晶体管中的任一者是NMOS晶体管，那么断言栅极涉及将高于源极电压电位的至少一阈值电压电位的电压电位提供到其栅极，从而将晶体管切换到饱和模式中以将其源极电连接到其漏极。同样地，如果这些晶体管中的任一者是PMOS晶体管，那么断言栅极涉及将低于源极电压电位的至少一阈值电压电位的电压电位提供到其栅极，从而将晶体管切换到饱和模式中以将其源极电连接到其漏极。
图5是在图4中图解说明的部分400的信号的信号时序图500。一起参考图4及图5，信号时序图500包含对应于图4的各种命令/信号线的用于在存储器单元402上执行的读取操作的数个信号。举例来说，信号时序图500包含由控制电路(例如，图1的控制电路106)提供到图4的SWL0、BLCP、BLPR、ISOSA及GUTGP线的SWL0、BLCP、BLPR、ISOSA及GUTGP信号。信号时序图500还包含由控制电路提供到图4的ACT、RNLF线的共同源极电压电位ACT、RNLF。信号时序图500进一步包含电压电位测量SN0、DLT、DLB、GUTT、GUTB、GUTGT及GUTGB。电压电位测量SN0(图5中的逻辑电平高处)在存储器单元402的存储电容器SN0处测量。电压电位测量DLB及DLT分别在第一位线208及第二位线210处测量。电压电位测量GUTT、GUTB、GUTGT及GUTGB分别在GUTT、GUTB、GUTGT及GUTGB线处测量。
信号时序图500是在数个时间周期内的图解说明。举例来说，信号时序图500包含阈值电压补偿时间周期502、预充电时间周期504、感测放大器连接时间周期506、感测放大器供电时间周期508、栅极耦合时间周期510及感测时间周期512。
图6是图解说明在读取操作中操作图4的感测放大器406的方法600的流程图。一起参考图4、图5及图6，方法600包含：阈值电压补偿操作700，其对应于图5的阈值电压补偿时间周期502；预充电操作800，其对应于预充电时间周期504；感测放大器连接操作900；其对应于感测放大器连接时间周期506；感测放大器供电操作1000，其对应于感测放大器供电时间周期508；栅极耦合操作1100，其对应于栅极耦合时间周期510；及操作602(例如，感测操作)，其对应于感测时间周期512。
在阈值电压补偿操作700中，方法600补偿交叉耦合晶体管对412的第一晶体管Q1与第二晶体管Q2之间的阈值电压失配。
图7是图解说明图6的方法600的阈值电压补偿操作700的实例的流程图。一起参考图4、图5、图6及图7，在子操作702中，阈值电压补偿操作700将第一晶体管Q1的第一漏极及第二晶体管Q2的第二漏极与第一位线408及第二位线410电隔离。举例来说，控制电路可在阈值电压补偿时间周期502期间解除断言ISOSA线上的ISOSA信号(如在信号时序图500中所图解说明)以关断隔离晶体管对416。在子操作704中，阈值电压补偿操作700将第一晶体管Q1的第一漏极(GUTT)及第二晶体管Q2的第二漏极(GUTB)与预充电电压电位VBLP电隔离。举例来说，控制电路可在阈值电压补偿时间周期502期间解除断言BLPR线上的BLPR信号以关断晶体管Q9，如在信号时序图500中所图解说明。
在子操作706及子操作708中，阈值电压补偿操作700将第三晶体管Q3的第三栅极可操作地耦合到第一晶体管Q1的第一漏极且将第四晶体管Q4的第四栅极可操作地耦合到第二晶体管Q2的第二漏极。在阈值电压补偿时间周期502期间，控制电路可断言BLCP线上的BLCP信号(如在信号时序图500中所图解说明)以导通漏极耦合晶体管对418(Q5及Q6)。
在子操作710中，阈值电压补偿操作700将逻辑电平低电压电位施加到第三晶体管Q3的第三源极及第四晶体管Q4的第四源极。举例来说，控制电路可将RNLF线上的RNLF电平设定为VSS，如在信号时序图500的阈值电压补偿时间周期502中所展示。在图2的感测放大器206中，通过导通ACT及RNLF线(ACT到VDD及RNLF到VSS)，使第一位线208的电平不下降一显著量。然而，在感测放大器406中，由于第一位线408的电压电位DLT未降低(第一位线408与GUTT线及GUTB线电隔离)，因此阈值电压补偿操作700可通过仅导通RNLF而不导通ACT来执行。在一些实施例中，RNLF信号的电压电位可为VSS。然而，由于不需要执行第一位线408及第二位线410的充电，因此可将RNLF驱动到未达到VSS极限的逻辑电平低电压电位。可通过控制感测放大器406的可驱动性来执行调整。可通过在相对弱RNLF(例如，不在VSS极限处)的情况下使阈值电压补偿时间周期502相对长(例如，2纳秒)来增加阈值电压失配的补偿量。因此，在RNLF驱动能力与阈值电压补偿时间周期502的长度之间可存在一些设计权衡。
在预充电操作800中，方法600预充电第一晶体管Q1的第一漏极及第二晶体管Q2的第二漏极(即，GUTT及GUTB线)。
图8是图解说明图6的方法600的预充电操作800的实例的流程图。一起参考图4、图5、图6及图8，在子操作802中，预充电操作800将第一晶体管Q1的第一漏极及第二晶体管Q2的第二漏极与第一位线408及第二位线410电隔离。在子操作804中，预充电操作800将第三晶体管的第三栅极及第四晶体管的第四栅极电隔离以进行电浮动。在对应于阈值电压补偿操作700的阈值电压补偿时间周期502期间，通过断言BLCP信号，可操作地串联耦合的交叉耦合晶体管对412及补偿晶体管对420使得栅极电平进行自补偿。在完成阈值电压补偿操作700之后的预充电时间周期504中，通过解除断言BLCP(关断漏极耦合晶体管对418)，补偿晶体管对420的栅极电平以经阈值电压补偿电平持续保持在浮动状态中。
在子操作806中，预充电操作800将第一晶体管Q1的第一漏极(GUTT)或第二晶体管Q2的第二漏极(GUTB)中的至少一者可操作地耦合到预充电电压电位VBLP。举例来说，控制电路可在预充电时间周期504期间断言控制信号BLPR，如在信号时序图500中所图解说明。由于对控制信号BLPR的断言，晶体管Q9被导通，从而将预充电电压电位VBLP可操作地耦合到GUTB线。在VBLP可操作地耦合到GUTB线的情况下，GUTB及GUTT线充电到预充电电压电位。由于在预充电时间周期504期间补偿晶体管对420的栅极与GUTT线及GUTB线电隔离，因此不使用GUTT线及GUTB线来预充电补偿晶体管对420的栅极。
在子操作808中，预充电操作800将存储器元件(例如，存储电容器SN0)可操作地耦合到位线(例如，第一位线408)。举例来说，控制电路可在预充电时间周期504期间断言共享字线SWL0(如在信号时序图500中所图解说明)，从而导通存取晶体管Q13并将存储电容器SN0可操作地耦合到第一位线408。当然，可在预充电操作800期间通过断言合适共享字线来存取可操作地耦合到第一位线408或第二位线410的存储器单元中的任一者。在于预充电时间周期504期间断言共享字线SWL0的情况下，存储电容器SN0通过第一位线408可操作地耦合到第二晶体管Q2线的第二栅极。
图9是图解说明图6的方法600的感测放大器连接操作900的实例的流程图。一起参考图4、图5、图6及图9，在子操作902中，感测放大器连接操作900将第一晶体管Q1的第一漏极(GUTT)及第二晶体管的第二漏极(GUTB)与预充电电压电位VBLP电隔离。举例来说，控制电路可在感测放大器连接时间周期506期间解除断言BLPR线上的BLPR信号(如在信号时序图500中所展示)以在阈值电压补偿时间周期502期间关断晶体管Q9，如在信号时序图500中所图解说明。
在子操作904中，感测放大器连接操作900将第三晶体管的第三栅极及第四晶体管的第四栅极电隔离以进行电浮动。举例来说，控制电路可在感测放大器连接时间周期506期间将控制信号GUTGP及BLCP维持在解除断言状态中(如在信号时序图500中所展示)，从而将晶体管Q5、Q6、Q14及15保持关断。在将补偿晶体管对420的栅极(Q3、Q4)维持在浮动状态中的情况下，补偿晶体管对420的栅极处的电压电位维持在经阈值电压补偿电平处。
在子操作906中，感测放大器连接操作900将第一晶体管Q1的第一漏极(GUTT)可操作地耦合到第一位线408。在子操作908中，感测放大器连接操作900将第二晶体管Q2的第二漏极(GUTB)可操作地耦合到第二位线410。举例来说，控制电路可在感测放大器连接时间周期506期间断言ISOSA线上的ISOSA信号(如在信号时序图500中所展示)，从而导通晶体管Q7及Q8。在于感测放大器连接时间周期506期间断言共享字线SWL0同时断言ISOSA信号的情况下，存储电容器SN0通过第一位线408可操作地耦合到GUTT线。在共享字线SWL0的电压电位在感测放大器连接时间周期506期间上升的情况下，初始SN0电压电位被电荷共享到第一位线408。由于在图2的感测放大器206中，第一位线208及第二位线210上的DLT/DLB测量的电压电位电平降低，因此，存储器单元202的逻辑电平高电压电位与逻辑电平低电压电位之间的平衡可在电荷共享之后崩溃。然而，在图4的感测放大器406中，由于将GUTT及GUTB线设定为VBLP(例如，0.5伏)，因此存储器单元402的逻辑电平高电压电位与逻辑电平低电压电位之间的平衡保持稳定。此外，在补偿晶体管对420的栅极在经阈值电压补偿电平处保持浮动的情况下，感测放大器406连接到第一位线408及第二位线410，以使晶体管Q1、Q2、Q3及Q4的阈值电压中的任何失配得到补偿。
图10是图解说明图6的方法600的感测放大器供电操作1000的实例的流程图。一起参考图4、图5、图6及图10，在子操作1002中，感测放大器供电操作1000将逻辑电平低电压电位(例如，VSS)施加到第三晶体管的第三源极及第四晶体管的第四源极(到共同源极线RNLF)。举例来说，控制电路可在感测放大器供电时间周期508期间将RNLF线偏置到逻辑电平低，如在信号时序图500中所展示。
在子操作1004中，感测放大器供电操作1000将逻辑电平高电压电位(例如，VDD)施加到交叉耦合上拉晶体管对414的源极(ACT)，交叉耦合上拉晶体管对与交叉耦合晶体管对412可操作地串联耦合于逻辑电平高电压电位与交叉耦合晶体管对412的漏极之间。举例来说，控制电路可在感测放大器供电时间周期508期间将ACT线偏置到逻辑电平高，如在信号时序图500中所图解说明。在感测放大器406可操作地耦合到ACT及RNLF线处的电力的情况下，感测放大器406放大SN0电压测量，此继而朝向逻辑电平(如果SN0电平高于预充电电压电位VBLP，那么朝向逻辑电平高且如果SN0电平低于预充电电压电位VBLP，那么朝向逻辑电平低)驱动SN0。在图5中图解说明的实例中，朝向逻辑电平高电压电位驱动SN0测量，且第一位线408(及可操作地耦合到第一位线408的GUTT线)上的DLT测量因SN0测量而也被朝向逻辑电平高电压电位驱动，同时朝向逻辑电平低电压电位驱动第二位线410(及可操作地耦合到第二位线410的GUTB线)上的DLB测量。然而，由于在感测开始时将补偿晶体管对420的栅极的浮动电压电位补偿到预充电电压电位VBLP或更小，因此与由图2的感测放大器206实现的驱动相比，此驱动是相对弱的。因此，使用图6的栅极耦合操作1100来将感测放大器406的驱动能力增加到全能力。
图11是图解说明图6的方法600的栅极耦合操作1100的实例的流程图。一起参考图4、图5、图6及图11，在子操作1102中，栅极耦合操作1100将第三晶体管Q3的第三栅极可操作地耦合到第一晶体管Q1的第一栅极。在子操作1104中，栅极耦合操作1100将第四晶体管Q4的第四栅极可操作地耦合到第二晶体管Q2的第二栅极。举例来说，控制电路可在栅极耦合时间周期510期间断言GUTGP线上的GUTGP信号(如在信号时序图500中所图解说明)，从而导通栅极耦合晶体管对424。因此，补偿晶体管对420的栅极可操作地耦合到位线(第三晶体管Q3的第三栅极可操作地耦合到第二位线410且第四晶体管Q4的第四栅极可操作地耦合到第一位线408。因此，补偿晶体管对420有助于朝向逻辑电平(ACT及RNLF)驱动位线以及GUTT及GUTB线及GUTGT及GUTGB上的DLT、DLB测量。在图5的实例中，在栅极耦合时间周期510期间，DLT、GUTGB及GUTT测量都被进一步朝向ACT电平驱动，而在栅极耦合时间周期510期间，DLB、GUTGT及GUTB测量都被进一步朝向RNLF电平驱动。
再次参考图4、图5及图6，在操作602中，方法600包含感测位线(第一位线408及第二位线410)。在响应于图11的栅极耦合操作1100而在ACT及RNLF电平处或接近ACT及RNLF电平充电位线的情况下，位线可经感测以检测存储电容器SN0的充电状态。
与充当上拉晶体管的图2的感测放大器206的两个晶体管(交叉耦合晶体管对212)相比，图4的感测放大器406包含充当上拉晶体管的四个晶体管(交叉耦合晶体管对412及补偿晶体管对420)。因此，与可在感测放大器206的上拉晶体管(QS1及QS2)之间发生的阈值电压失配的数目(总共四种可能的失配组合)相比，可在感测放大器406的上拉晶体管(Q1、Q2、Q3及Q4)之间发生较大数目的阈值电压失配的可能组合(总共16种可能的失配组合)。然而，在感测放大器406的阈值电压失配的所有可能组合中，可将感测放大器406的感测裕量设定为与感测放大器206的感测裕量几乎相同。
此外，在感测放大器206中，在VtC补偿时间周期302期间由感测放大器206消耗的电流的量可大约为在VtC补偿时间周期302期间消耗的总阵列电流的10％到20％。相比之下，可将在阈值电压补偿时间周期502期间由感测放大器406消耗的电流设定为大致上为零。尽管与感测放大器206相比，感测放大器406使用额外控制信号(GUTGP)，但与感测放大器206相比归因于此额外控制信号由感测放大器406消耗的电流的量是相对小的(例如，可忽略的)。
此外，由于仅在感测放大器406内部执行感测放大器406的阈值电压补偿操作700，因此对应阈值电压补偿时间周期502并不取决于位线(例如，第一位线408、第二位线410)的长度。因此，感测放大器406的阈值电压补偿时间周期502可比感测放大器206的VtC补偿时间周期302短。以非限制性实例方式，在一些实施例中，感测放大器连接时间周期506的长度可大约为几纳秒或更少(例如，小于或等于2纳秒)。
图12是可在一些实施例中使用的计算装置1200的框图。计算装置1200包含可操作地耦合到一或多个数据存储装置(有时在本文中称为“存储装置1204”)的一或多个处理器1202(有时在本文中称为“处理器1202”)。存储装置1204包含存储于其上的计算机可读指令(例如，软件、固件)。计算机可读指令经配置以指示处理器1202执行本文中所揭示实施例的操作。举例来说，计算机可读指令可经配置以指示处理器1202执行图6的方法600、图7的阈值电压补偿操作700、图8的预充电操作800、图9的感测放大器连接操作900、图10的感测放大器供电操作1000及/或图11的栅极耦合操作1100的至少一部分或全部。作为另一实例，计算机可读指令可经配置以指示处理器1202执行针对图1的控制电路106论述的操作的至少一部分或全部。作为特定、非限制性实例，计算机可读指令可经配置以指示处理器1202控制施加到图1的存储器装置100的ACT、BLPR、VBLP、ISOSA、BLCP、GUTGP、RNLF、LIOT、LIOB及CS线的信号及电压电位以补偿感测放大器112(例如，感测放大器206、感测放大器406等)的交叉耦合晶体管对(例如，交叉耦合晶体管对212、交叉耦合晶体管对412等)的晶体管之间的阈值电压失配。
在一些实施例中，处理器1202包含中央处理单元(CPU)、微控制器、可编程逻辑控制器(PLC)、其它可编程装置或其任何组合。在一些实施例中，存储装置1204包含易失性数据存储装置(例如，随机存取存储器(RAM))、非易失性数据存储装置(例如，快闪存储器、硬盘驱动器、固态驱动器、可擦除可编程只读存储器(EPROM)等)。在一些实施例中，处理器1202经配置以将存储在非易失性数据存储装置中的计算机可读指令传送到易失性数据存储装置以供执行。在一些实施例中，处理器1202及存储装置1204可实施到单个装置(例如，半导体装置产品、芯片上系统(SOC)等)中。
图13是根据一些实施例的计算系统1300的框图。计算系统1300包含一或多个处理器1304，其可操作地耦合到一或多个存储器装置1302、一或多个非易失性数据存储装置1310、一或多个输入装置1306及一或多个输出装置1308。在一些实施例中，计算系统1300包含桌上型计算机、膝上型计算机、平板计算机、移动计算机(例如，智能手机、个人数字助理(PDA)等)、网络服务器或其它计算机装置。
在一些实施例中，一或多个处理器1304包含经配置以控制计算系统1300的中央处理单元(CPU)或其它处理器。在一些实施例中，一或多个存储器装置1302包含随机存取存储器(RAM)，例如，易失性数据存储装置(例如，动态RAM(DRAM)静态RAM(SRAM)等)。在一些实施例中，一或多个非易失性数据存储装置1310包含硬驱动器、固态驱动器、快闪存储器、可擦除可编程只读存储器(EPROM)、其它非易失性数据存储装置或其任何组合。在一些实施例中，一或多个输入装置1306包含键盘1312、指向装置1314(例如，鼠标、跟踪板等)、麦克风1316、小键盘1318、扫描仪1320、相机1322、其它输入装置或其任何组合。在一些实施例中，输出装置1308包含电子显示器1324、扬声器1326、打印机1328、其它输出装置或其任何组合。
在一些实施例中，存储器装置1302或非易失性数据存储装置1310中的至少一者包含图1的存储器装置100。因此，在一些实施例中，存储器装置1302或处理器1304中的至少一者包含本文中所论述的阈值电压补偿特征。
如本发明中所使用，术语“模块”或“组件”可指经配置以执行可存储在计算系统的一般用途硬件(例如，计算机可读媒体、处理装置等)上及/或由其执行的模块或组件及/或软件对象或软件例程的动作的特定硬件实施方案。在一些实施例中，本发明中描述的不同组件、模块、引擎及服务可实施为在计算系统上执行的对象或程序(例如，作为单独线程)。虽然通常将本发明中描述的系统及方法中的一些系统及方法描述为在软件(存储在一般用途硬件上及/或由其执行)中实施，但特定硬件实施方案或软件与特定硬件实施方案的组合也是可能的及预期的。
如本发明中所使用，参考多个元件的术语“组合”可包含所有元件的组合或元件中的一些元件的各种不同子组合中的任一者。举例来说，短语“A、B、C、D或其组合”可指A、B、C或D中的任一者；A、B、C及D中的任一者的组合；及A、B、C或D的任何子组合，例如，A、B及C；A、B及D；A、C及D；B、C及D；A及B；A及C；A及D；B及C；B及D；或C及D。
在本发明中且尤其在所附权利要求书(例如，所附权利要求书的主体)中使用的术语通常打算作为“开放”术语(例如，术语“包含”应解释为“包含，但不限于”；术语“具有”应解释为“至少具有”，术语“包含”应解释为“包含，但不限于”等)。
另外，如果所引入权利要求陈述的特定数目是有意图的，那么此意图将在权利要求书中明确陈述，且在缺乏此陈述的情况下，不存在此意图。举例来说，作为理解的辅助，以下所附权利要求书可含有引入性短语“至少一个”及“一或多个”的使用来引入权利要求陈述。然而，即使当同一权利要求包含引入性短语“一或多个”或“至少一个”以及例如“一(a)”或“一(an)”的不定冠词时，此些短语的使用也不应解释为暗指由不定冠词“一(a)”或“一(an)”引入的权利要求陈述将含有此经引入权利要求陈述的任何特定权利要求限制为含有仅一个此类陈述的实施例(例如，一(a)及/或一(an)应解释为意指“至少一个”或“一或多个”)，用于引入权利要求陈述的定冠词的使用同样如此。
此外，即使明确陈述特定数目的引入性权利要求陈述，但所属领域的技术人员将认识到此陈述应解释为意指至少所陈述数目(例如，“两个陈述”的裸露陈述，而无其它修饰语，意指至少两个陈述或两个或更多个陈述)。此外，在其中使用类似于“A、B及C等中的至少一者”或“A、B及C等中的一或多者”的惯例的那些例子，一般来说，此结构打算包含单独的A、单独的B、单独的C，A与B一起、A与C一起、B与C一起或A、B及C一起等。
此外，无论在说明、权利要求书或图式中，呈现两个或更多个替代术语的任何析取词或短语均应理解为涵盖包含术语中的一者、术语中的任一者或两个术语的可能性。举例来说，短语“A或B”应理解为包含“A”或“B”或“A及B”的可能性。
虽然本文中已关于某些所图解说明实施例描述了本发明，但所属领域的技术人员将认识到并了解本发明不限于此。而是，在不违背如后文中连同其合法等效物一起主张的本发明的范围的情况下，可做出对所图解说明及所描述实施例的许多添加、删除及修改。此外，来自一个实施例的特征可与另一实施例的特征组合在一起，而仍囊括于如由发明者涵盖的本发明的范围内。

Claims (20)

1.一种存储器设备，其包括：
交叉耦合晶体管对，其包含第一晶体管及第二晶体管，所述第一晶体管的第一栅极可操作地耦合到第一位线且所述第二晶体管的第二栅极可操作地耦合到第二位线；及
补偿晶体管对，其包含第三晶体管及第四晶体管，所述第三晶体管与所述第一晶体管可操作地串联耦合于所述第一晶体管的第一源极与共同源极线之间，所述第四晶体管与所述第二晶体管可操作地串联耦合于所述第二晶体管的第二源极与所述共同源极线之间。
2.根据权利要求1所述的存储器设备，其中：
所述第三晶体管的第三栅极可选择性地配置为电浮动，可操作地耦合到所述第一晶体管的第一漏极，或可操作地耦合到所述第一晶体管的所述第一栅极；及
所述第四晶体管的第四栅极可选择性地配置为电浮动，可操作地耦合到所述第二晶体管的第二漏极，或可操作地耦合到所述第二晶体管的所述第二栅极。
3.根据权利要求2所述的存储器设备，其进一步包括漏极耦合晶体管对，所述漏极耦合晶体管对经配置以分别：将所述第三晶体管的所述第三栅极及所述第四晶体管的所述第四栅极选择性地可操作地耦合到所述第一晶体管的所述第一漏极及所述第二晶体管的所述第二漏极，及与所述第一晶体管的所述第一漏极及所述第二晶体管的所述第二漏极隔离。
4.根据权利要求2所述的存储器设备，其进一步包括栅极耦合晶体管对，所述栅极耦合晶体管对经配置以分别：将所述第三晶体管的所述第三栅极及所述第四晶体管的所述第四栅极选择性地可操作地耦合到所述第一晶体管的所述第一栅极及所述第二晶体管的所述第二栅极，及与所述第一晶体管的所述第一栅极及所述第二晶体管的所述第二栅极隔离。
5.根据权利要求2所述的存储器设备，其进一步包括隔离晶体管对，所述隔离晶体管对经配置以将所述第一位线选择性地可操作地耦合到所述第一晶体管的所述第一漏极及与所述第一晶体管的所述第一漏极隔离，且将所述第二位线选择性地可操作地耦合到所述第二晶体管的所述第二漏极及与所述第二晶体管的所述第二漏极隔离。
6.根据权利要求2所述的存储器设备，其进一步包括预充电晶体管，所述预充电晶体管经配置以将预充电电压电位选择性地可操作地耦合到所述第一晶体管的所述第一漏极或所述第二晶体管的所述第二漏极中的至少一者，及与所述第一晶体管的所述第一漏极或所述第二晶体管的所述第二漏极中的至少一者隔离。
7.根据权利要求1所述的存储器设备，其中所述第一晶体管、所述第二晶体管、所述第三晶体管及所述第四晶体管中的每一者包括N型金属氧化物半导体晶体管NMOS晶体管。
8.根据权利要求1所述的存储器设备，其中所述第一晶体管、所述第二晶体管、所述第三晶体管及所述第四晶体管中的每一者包括P型金属氧化物半导体晶体管PMOS晶体管。
9.一种存储器装置，其包括：
感测放大器，其包含：
交叉耦合晶体管对，其包括第一晶体管及第二晶体管，所述第一晶体管的第一栅极可操作地耦合到第一位线且所述第二晶体管的第二栅极可操作地耦合到第二位线；及
补偿晶体管对，其包含第三晶体管及第四晶体管，所述第三晶体管与所述第一晶体管可操作地串联耦合于所述第一晶体管的第一源极与共同源极线之间，所述第四晶体管与所述第二晶体管可操作地串联耦合于所述第二晶体管的第二源极与所述共同源极线之间；及
控制电路，其经配置以在阈值电压补偿操作中控制所述感测放大器以：
将所述第三晶体管的第三栅极可操作地耦合到所述第一晶体管的第一漏极；
将所述第四晶体管的第四栅极可操作地耦合到所述第二晶体管的第二漏极；及
将所述第一晶体管的所述第一漏极及所述第二晶体管的所述第二漏极与所述第一位线及所述第二位线电隔离。
10.根据权利要求9所述的存储器装置，其中所述控制电路进一步经配置以在预充电操作中控制所述感测放大器以：
电隔离所述第三晶体管的所述第三栅极以使所述第三栅极电浮动；
电隔离所述第四晶体管的所述第四栅极以使所述第四栅极电浮动；及
将预充电电压电位可操作地耦合到所述第一晶体管的所述第一漏极或所述第二晶体管的所述第二漏极中的至少一者，同时将所述第一晶体管的所述第一漏极及所述第二晶体管的所述第二漏极与所述第一位线及所述第二位线电隔离。
11.根据权利要求9所述的存储器装置，其中所述控制电路进一步经配置以：
存取可操作地耦合到所述第一位线或所述第二位线的存储器单元；及
在感测放大器连接操作中控制所述感测放大器以将所述第一位线可操作地耦合到所述第一晶体管的所述第一漏极且将所述第二位线可操作地耦合到所述第二晶体管的所述第二漏极，同时将所述第三晶体管的所述第三栅极与所述第四晶体管的所述第四栅极电隔离以进行电浮动。
12.根据权利要求9所述的存储器装置，其中所述控制电路进一步经配置以在主感测操作中控制所述感测放大器以将有效正控制信号ACT信号驱动为高且将所述共同源极线驱动为低，同时将所述第一晶体管的所述第一漏极可操作地耦合到所述第一位线且将所述第二晶体管的所述第二漏极可操作地耦合到所述第二位线，且同时将所述第三晶体管的所述第三栅极与所述第四晶体管的所述第四栅极电隔离以进行电浮动。
13.根据权利要求9所述的存储器装置，其中所述控制电路进一步经配置以在栅极耦合操作中控制所述感测放大器以：
将所述第三晶体管的所述第三栅极可操作地耦合到所述第一晶体管的所述第一栅极；及
将所述第四晶体管的所述第四栅极可操作地耦合到所述第二晶体管的所述第二栅极，同时将有效正控制信号ACT信号保持为高，将所述共同源极线保持为低，将所述第一晶体管的所述第一漏极可操作地耦合到所述第一位线且将所述第二晶体管的所述第二漏极可操作地耦合到所述第二位线。
14.根据权利要求13所述的存储器装置，其中：
所述感测放大器包含栅极耦合晶体管对，其可操作地耦合于所述第三晶体管的所述第三栅极与所述第一栅极之间及所述第四晶体管的所述第四栅极与所述第二晶体管的所述第二栅极之间；且
所述控制电路经配置以在所述栅极耦合操作期间导通所述栅极耦合晶体管对以将所述第三晶体管的所述第三栅极可操作地耦合到所述第一晶体管的所述第一栅极且将所述第四晶体管的所述第四栅极可操作地耦合到所述第二晶体管的所述第二栅极。
15.根据权利要求9所述的存储器装置，其进一步包括存储器单元阵列，所述存储器单元阵列的第一多个存储器单元可操作地耦合到所述第一位线且所述存储器单元阵列的第二多个存储器单元可操作地耦合到所述第二位线。
16.根据权利要求15所述的存储器装置，其中所述第一多个存储器单元或所述第二多个存储器单元的至少一部分包括易失性存储器单元。
17.根据权利要求15所述的存储器装置，其中所述第一多个存储器单元的至少一部分包括电荷存储元件。
18.一种计算系统，其包括：
至少一个存储器装置，其包含感测放大器，所述感测放大器包括交叉耦合晶体管对及补偿晶体管对，所述补偿晶体管对与所述交叉耦合晶体管对可操作地串联耦合于所述交叉耦合晶体管对的相应源极与共同源极线之间；
其中所述至少一个存储器装置经配置以选择性地电隔离补偿晶体管对的栅极以使所述栅极电浮动。
19.根据权利要求18所述的计算系统，其中所述至少一个存储器装置经配置以选择性地可操作地耦合所述补偿晶体管对的所述栅极至所述交叉耦合晶体管对的漏极端子。
20.根据权利要求18所述的计算系统，其进一步包括：
一或多个处理器，其可操作地耦合到所述至少一个存储器装置；
一或多个非易失性数据存储装置，其可操作地耦合到所述一或多个处理器；一或多个输入装置，其可操作地耦合到所述一或多个处理器；及
一或多个输出装置，其可操作地耦合到所述一或多个处理器。
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