TWI660343B - 動態隨機存取記憶體及其操作方法 - Google Patents

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李忠勳
Hsien-Wen Liu
劉獻文
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Abstract

本揭露提供一種動態隨機存取記憶體(DRAM)及其操作方法。該DRAM包括一記憶體陣列及一控制元件。記憶體陣列包括一更新單元。更新單元包括一第一記憶胞及一第二記憶胞。第一記憶胞經配置以儲存一資料，並具有一經程式化電壓準位。第二記憶胞經配置以具有一測試電壓準位，其中第二記憶胞與該第一記憶胞受控於記憶體陣列的同一列。控制元件經配置以當測試電壓準位低於一臨界電壓準位時，提高經程式化電壓準位與一標準電壓準位之間的一電壓差，標準電壓準位係用於判斷位元邏輯，其中臨界電壓準位高於標準電壓準位。

Description

動態隨機存取記憶體及其操作方法
本申請案主張2017年10月12日申請之美國正式申請案第15/782,271號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露提供一種動態隨機存取記憶體(dynamic random access memory，DRAM)及其操作方法，特別是關於DRAM的程式化操作及感測操作。
動態隨機存取記憶體(dynamic random access memory，DRAM)是一種隨機存取記憶體的型態。該種型態的隨機存取記憶體將每個位元的資料存儲在單獨的電容器中。最簡單的DRAM單元包括單個N型金屬氧化物半導體(n-type metal-oxide-semiconductor，NMOS)電晶體和單個電容器。如果電荷存儲在電容器中，則根據所使用的慣例，該單元被稱為存儲邏輯高。如果不存在電荷，則稱該單元存儲邏輯低。由於電容器中的電荷隨時間消耗，因此DRAM系統需要額外的更新電路來週期性地更新存儲在電容器中的電荷。由於電容器只能存儲非常有限的電荷量，為了快速區分邏輯1和邏輯0之間的差異，通常每個位元使用兩個位元線(bit line，BL)，其中位元線對中的第一位被稱為位線真(bit line true，BLT)，另 一個是位元線補數(bit line complement，BLC)。單個NMOS電晶體的閘極由字元線(word line，WL)控制。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種動態隨機存取記憶體(DRAM)。該DRAM包括一記憶體陣列及一控制元件。該記憶體陣列包括一更新單元。該更新單元包括一第一記憶胞及一第二記憶胞。該第一記憶胞經配置以儲存一資料，並具有一經程式化電壓準位，其中該經程式化電壓準位係藉由該第一記憶胞被程式化而得。該第二記憶胞經配置以具有一測試電壓準位，其中該測試電壓準位係藉由與該第一記憶胞一同被程式化而得，其中該第二記憶胞與該第一記憶胞受控於該記憶體陣列的同一列。該控制元件經配置以當該測試電壓準位低於一臨界電壓準位時，提高該經程式化電壓準位與一標準電壓準位之間的一電壓差，該標準電壓準位係用於判斷位元邏輯，其中該臨界電壓準位高於該標準電壓準位。
在一些實施例中，在增加該電壓差後，該控制元件降低該更新單元之一更新率。
在一些實施例中，該測試電壓準位的一下降的一程度正相關(positive correlation)於該標準電壓準位的一下降的一程度。
在一些實施例中，該測試電壓準位的一下降的一程度正相關於用於程式化該第一記憶胞及該第二記憶胞的一程式化電壓的一增加的一程度。
在一些實施例中，該DRAM更包括一觀察元件，經配置以監測該測 試電壓準位之一下降，其中該測試電壓準位之該下降為該第二記憶胞衰退所形成。
在一些實施例中，當該測試電壓準位低於該臨界電壓準位時，該控制元件經配置以降低該標準電壓準位。
在一些實施例中，該臨界電壓準位是一第一臨界電壓準位，其中當該測試電壓準位低於該第一臨界電壓準位但仍高於一第二臨界電壓準位時，該控制元件經配置以降低該標準電壓準位至一第一下降電壓準位。
在一些實施例中，當該測試電壓準位低於該第一臨界電壓準位及該第二臨界電壓準位時，該控制元件經配置以降低該標準電壓準位至一第二下降電壓準位，該第二下降電壓準位低於該第一下降電壓準位。
在一些實施例中，該測試電壓準位是一第二測試電壓準位，該更新單元更包括一第三記憶胞，該第三記憶胞經配置以具有一第三測試電壓準位，其中該第三測試電壓準位係藉由與該第一記憶胞一同被程式化而得，其中當該第二測試電壓準位低於該臨界電壓準位及該第三測試電壓準位高於該臨界電壓準位時，該控制元件經配置以降低該標準電壓準位至一第一下降電壓準位。
在一些實施例中，當該第二測試電壓準位及第三測試電壓準位均低於該臨界電壓準位時，該控制元件經配置以降低該標準電壓準位至一第二下降電壓準位，其中該第二下降電壓準位低於該第一下降電壓準位。
在一些實施例中，當該測試電壓準位低於該臨界電壓準位時，該控制元件經配置以藉由增加一程式化電壓增加該經程式化電壓準位，其中該程式化電壓用於程式化該第一記憶胞及該第二記憶胞。
在一些實施例中，該臨界電壓準位是一第一臨界電壓準位，其中當 該測試電壓準位低於該第一臨界電壓準位但高於一第二臨界電壓準位時，該控制元件經配置以增加該程式化電壓至一第一程式化電壓，其中該第二臨界電壓準位高於該標準電壓準位。
在一些實施例中，當該測試電壓準位低於該第一臨界電壓準位及該第二臨界電壓準位時，該控制元件經配置以增加該程式化電壓至一第二程式化電壓，該第二程式化電壓高於該第一程式化電壓。
在一些實施例中，該測試電壓準位是一第二測試電壓準位，該更新單元更包括一第三記憶胞，該第三記憶胞經配置以具有一第三測試電壓準位，其中該第三測試電壓準位係藉由與該第一記憶胞一同被程式化而得，其中當該第二測試電壓準位低於該臨界電壓準位及該第三測試電壓準位高於該臨界電壓準位時，該控制元件經配置以增加該程式化電壓至一第一程式化電壓。
在一些實施例中，當該第二測試電壓準位及第三測試電壓準位均低於該臨界電壓準位時，該控制元件經配置以增加該程式化電壓至一第二程式化電壓，其中該第二程式化電壓高於該第一程式化電壓。
本揭露之另一實施例提供一種動態隨機存取記憶體(DRAM)的操作方法。該操作方法包括：程式化一第一記憶胞及一第二記憶胞，該第一記憶胞及該第二記憶胞受控於一更新單元的一列，其中該第一記憶胞具有一經程式化電壓準位及該第二記憶胞具有一測試電壓準位，該測試電壓準位係藉由與該第一記憶胞一同被程式化而得；感測該第二記憶胞之該測試電壓準位；以及當該測試電壓準位低於一臨界電壓準位時，增加該經程式化電壓準位與一標準電壓準位之間的一電壓差，該標準電壓準位係用以判斷位元邏輯，其中該臨界電壓準位高於該標準電壓準位。
在一些實施例中，當該測試電壓準位低於該臨界電壓準位時，增加該經程式化電壓準位與一標準電壓準位之間的一電壓差的該操作係藉由降低該標準電壓準位來執行。
在一些實施例中，當該測試電壓準位低於該臨界電壓準位時，增加該經程式化電壓準位與一標準電壓準位之間的一電壓差的該操作係藉由依靠增加一程式化電壓增加該經程式化電壓準位來執行。
根據本揭露，可以識別出包括衰退的第一記憶胞的更新單元，其中第一記憶胞用以儲存使用者資料。如此，能夠增加與第一記憶胞相關的該電壓差，以防止使用者資料遺失。另外，因為這樣的更新單元可以被識別出來，在經程式化電壓準位Vp與標準電壓準位之間的電壓差增加以後，這樣的更新單元的更新率能夠被降低。據此，以本揭露的此方法操作的DRAM的功率消耗是相對有效率地。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
10‧‧‧動態隨機存取記憶體(DRAM)
12‧‧‧控制元件
14‧‧‧記憶陣列
16‧‧‧觀察元件
20‧‧‧方法
30‧‧‧方法
40‧‧‧方法
50‧‧‧DRAM
54‧‧‧記憶陣列
60‧‧‧方法
70‧‧‧方法
140‧‧‧第一記憶胞
142‧‧‧第二記憶胞
144‧‧‧第三記憶胞
160‧‧‧感測器
162‧‧‧比較器
164‧‧‧指示器
200‧‧‧操作
202‧‧‧操作
204‧‧‧操作
206‧‧‧操作
208‧‧‧操作
210‧‧‧操作
212‧‧‧操作
306‧‧‧操作
310‧‧‧操作
314‧‧‧操作
316‧‧‧操作
318‧‧‧操作
410‧‧‧操作
416‧‧‧操作
418‧‧‧操作
602‧‧‧操作
604‧‧‧操作
606‧‧‧操作
608‧‧‧操作
616‧‧‧操作
618‧‧‧操作
710‧‧‧操作
716‧‧‧操作
718‧‧‧操作
14A‧‧‧第一更新單元
14B‧‧‧第二更新單元
54A‧‧‧第一更新單元
54B‧‧‧第二更新單元
C0‧‧‧電容器
M0‧‧‧電晶體
Vc‧‧‧測試電壓準位
Vc2‧‧‧第二測試電壓準位
Vc3‧‧‧第三測試電壓準位
Vp‧‧‧程式化電壓準位
Vth‧‧‧臨界電壓準位
WL1‧‧‧字元線
WL2‧‧‧字元線
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。
圖1是根據本揭露之一些實施例的一動態隨機存取記憶體(dynamic random access memory，DRAM)之示意圖。
圖2是根據本揭露之一些實施例的DRAM之一操作方法的流程圖。
圖3是根據本揭露之一些實施例的DRAM之另一操作方法的流程圖。
圖4是根據本揭露之一些實施例的DRAM之又另一操作方法的流程圖。
圖5是根據本揭露之一些實施例的另一動態隨機存取記憶體(DRAM)之示意圖。
圖6是根據本揭露之一些實施例的DRAM之一操作方法的流程圖。
圖7是根據本揭露之一些實施例的DRAM之一操作方法的流程圖。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了實施方式之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於實施方式的內容，而是由申請專利範圍定義。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了實施方式之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於實施方式的內容，而是由申請專利範圍定義。
圖1是根據本揭露之一些實施例的一動態隨機存取記憶體(dynamic random access memory，DRAM)10之示意圖。參照圖1，DRAM 10包括一控制元件12、一記憶體陣列14及一觀察元件16。
控制元件12經配置以控制一存取操作，例如對記憶體陣列14的一讀取操作、一寫入操作、一連續讀取(burst read)操作或一連續寫入(burst write)操作。另外，控制元件12經配置以增加一標準電壓準位與一程式化電壓準位Vp之間的一電壓差，以在未增加功率消耗的情況下確保資料的正確性，其將如下所述，其中該標準電壓準位係用於判斷位元邏輯。位元邏輯包括位元1及位元0。當一資料的一電壓準位高於該標準電壓準位時，該資料被，例如處理器，判定及解釋為位元1或位元0，判定為位元1或位元0由設計者決定。為便於清楚敘述，在以下文字中，當一資料的一電壓準位高於該標準電壓準位，該資料被判定及解釋為位元1。同樣，當一資料電壓準位低於該標準電壓準位，該資料被判定及解釋為位元0。
在一些實施例中，在增加該電壓差後，控制元件12降低一更新單元的一更新率，其將如下說明。如此，DRAM 10的功率消耗相對有效率。在一些實施例中，控制元件12包括一中央處理單元(central processing unit，CPU)或一計算模組的一部份。
記憶體陣列14包括一第一更新單元14A及一第二更新單元14B。第一更新單元14A經配置以儲存資料。第二更新單元14B亦經配置以儲存資料。
第一更新單元14A包括一列WL1(或稱，字元線WL1)、一第一記憶胞140及一第二記憶胞142。第一記憶胞140及第二記憶胞142受控於同一列WL1，亦即，第一記憶胞140及第二記憶胞142係以相同方法被程式化。
第一記憶胞140經配置以儲存資料。更具體來說，第一記憶胞140包括一電晶體M0及一電容器C0。係藉由，例如，對電晶體M0施加程式化第一記憶胞140的一程式化電壓(亦即，字元線WL1上的電壓)充電電容器C0，將資料儲存在第一記憶胞140。如此，第一記憶胞140係藉由被程式化而被提供一經程式化電壓準位Vp。在一實施例中，經程式化電壓準位Vp被視為是電容器C0的一電壓準位。電容器C0的電壓準位代表儲存的資料。在DRAM 10被使用一段時間後，第一記憶胞140會逐漸衰退以及所以，例如，第一記憶胞140之電容器C0逐漸衰退。結果，若在一給定的時間內以一程式化電壓程式化衰退的第一記憶胞140(該程式化電壓為用於程式化於初始狀態還未衰退的第一記憶胞140的一程式化電壓)，衰退的電容器C0無法被充電至一電壓準位(該電壓準位為未衰退的電容器C0在初始狀態於該給定的時間內能夠被充到的一電壓準位)。因此，衰退的電容 器C0的電壓準位相對低，其導致一電壓差的一下降，該電壓差為衰退的電容器C0的該電壓準位與標準電壓準位之間的電壓差。該電壓差此後稱為，與第一記憶胞140相關的一電壓差。結果，資料為錯誤的可能性將會提高。舉例來說，一使用者，藉由對電容器C0充電至高於該標準電壓準位的一電壓準位，將一資料儲存至第一記憶胞140中。該資料將被解釋及判定是位元1。然而，當第一記憶胞140衰退，該電壓準位可能降低至低於該標準電壓準位。結果，該資料將被解讀及判定是位元0。如此，資料係不正確的。此缺陷可使用下面討論的第二記憶胞142及觀察元件16予以減緩或消除。另外，第一記憶胞140儲存的資料係與使用者執行的程式有關。因此儲存在第一記憶胞140的該資料稱為一使用者資料，第一記憶胞140可稱為一使用者記憶胞。
第二記憶胞142作為偵測第一記憶胞140衰退程度的媒介。第二記憶胞142具有與第一記憶胞140同樣的半導體結構。此外，如前所述，因為第二記憶胞142與第一記憶胞140由同一列WL1控制，第二記憶胞142係被以與第一記憶胞140相同的方式程式化。因此，第二記憶胞142在實質上與第一記憶胞140具有同樣的衰退程度。第一記憶胞140的衰退的程度可藉由偵測第二記憶胞142的衰退的程度達成。在本揭露中，為了判斷第二記憶胞142的衰退的程度，第二記憶胞142經配置以具有測試電壓準位Vc，測試電壓準位Vc係藉由與第一記憶胞140一同被程式化而得。第二記憶胞142衰退的程度能藉由如下述的分析測試電壓準位Vc的下降而判斷出。此外，第二記憶胞142用以儲存一冗餘資料，而非與使用者執行的程式相關的資料。因此，第二記憶胞142被稱為一冗餘記憶胞或一參考記憶胞。
為清楚討論，僅描述作為資料記憶胞的一個第一記憶胞140。然而，本揭露不限於此。在其一些實施例中，第一更新單元14A可包括複數個第一記憶胞140。
第二更新單元14B在操作上或在組成的元件上與第一更新單元14A類似，差別在於，第二更新單元14B包括一字元線WL2。因此，第二更新單元14B的操作的說明於此予以省略。
觀察元件16經配置以，基於測試電壓準位Vc的下降，判斷是否第二記憶胞142衰退，並通知控制元件12觀察結果。控制元件12，基於觀察結果，增加經程式化電壓準位Vp與標準電壓準位之間的電壓差。結果，能確保資料的正確性。
當一DRAM包括複數個更新單元，如DRAM 10中，觀察元件16可識別出哪個更新單元具有衰退的第一記憶胞140。觀察元件16提供識別結果至控制元件12。據此，控制元件12增加與識別出的更新單元的記憶胞140有關的電壓差。
因為有觀察元件16及第二記憶胞142，可以識別出包括衰退的第一記憶胞140的更新單元，其中第一記憶胞140用以儲存使用者資料。如此，能夠增加與第一記憶胞140相關的該電壓差，以防止使用者資料遺失。另外，因為這樣的更新單元可以被識別出來，在經程式化電壓準位Vp與標準電壓準位之間的電壓差增加以後，這樣的更新單元的更新率能夠被降低。據此，DRAM 10的功率消耗是相對有效率地。
本揭露包括二個實施例以實現電壓差之增加，如下說明。在第一實例中，降低判定位元邏輯的一標準電壓準位，藉此增加與第一記憶胞140相關的該電壓差。為了更佳的瞭解第一實施例，假設於一初始狀態下，經 程式化電壓準位Vp被設定為0.5伏特(volts，V)，且判定位元邏輯的該標準電壓準位被設定在大約0.3V。據此，兩者之間電壓差為0.2V。在DRAM 10被使用一段長時間以後，經程式化電壓Vp下降至大約0.4V。據此，兩者之間電壓差將下降至0.1V。由於與第一記憶胞140相關的該電壓差已變小，誤判第一記憶胞140的位元邏輯的可能性增加。在第一實施例中，當第二記憶胞142被判定為衰退時，控制元件12降低該標準電壓準位，藉此保持與第一記憶胞140相關的該電壓差不變動，或甚至增加與第一記憶胞140相關的該電壓差。如此，縱使第一記憶胞140衰退，誤判第一記憶胞140的位元邏輯的可能性不會增加。另外，不需要將包括判定為衰退的第二記憶胞142的更新單元的一更新率維持在一相對高的程度。據此，DRAM 10的功率消耗相對係有效率地。
在第二實施例中，增加程式化第一記憶胞140及第二記憶胞142的程式化電壓，藉此提高經程式化電壓準位Vp。結果，與第一記憶胞140相關的一電壓差被增加。為了更佳的瞭解第二實施例，假設，於初始狀態下，經程式化電壓準位Vp被設定為0.5V，且判定位元邏輯的一標準電壓準位被設定在大約0.3V。據此，兩者之間電壓差為0.2V。在DRAM 10被使用一段長時間以後，第一記憶胞140衰退。衰退的第一記憶胞140無法在一給定的時間內被充電至0.5V，如前所述。一旦第一記憶胞140在一給定期間內僅能夠被充電至0.4V，兩者之間電壓差據此被減小至0.1V。當與第一記憶胞140相關的該電壓差變小時，誤判第一記憶胞140的位元邏輯的可能性增加。在第二實施例中，為了在一給定期間內提高第一記憶胞140的經程式化電壓準位Vp至0.5V，一種可能的方式是增加程式化電壓的電壓準位(即，字元線WL1的電壓準位)。藉由增加程式化電壓的電壓準 位，電晶體M0能更佳地被導通。因此，第一記憶胞140可在一給定的期間內被充電至0.5V或更高，藉此保持與第一記憶胞140相關的該電壓差不變動，或甚至增加與第一記憶胞140相關的該電壓差。如此，縱使第一記憶胞140衰退，誤判第一記憶胞140的位元邏輯的可能性不會增加。另外，不需要將包括判定為衰退的第二記憶胞142的更新單元的一更新率維持在一相對高的程度。據此，DRAM 10的功率消耗相對係有效率地。
觀察元件16包括一感測器160、一比較器162以及一指示器164。
感測器160用以偵測測試電壓準位Vc，以及傳送指出測試電壓準位Vc的感測結果至比較器162。
比較器162用以比較測試電壓準位Vc與一臨界電壓準位Vth。臨界電壓準位Vth高於一標準電壓準位，該標準電壓準位用於判斷位元邏輯。
臨界電壓準位Vth設定高於該標準電壓準位的理由在於，控制元件12能夠在經程式化電壓準位Vp低於該標準電壓準位之前，先增加與第一記憶胞140相關的該電壓差，以維持第一記憶胞140儲存的資料之正確性。若經程式化電壓準位Vp低於該標準電壓準位，可能造成資料的不正確。
指示器164，基於比較器162的比較結果，判斷第二記憶胞142是否衰退。控制元件12，基於指示器164的判斷，增加程式化電壓準位Vp與一標準電壓準位之間的電壓差，如先前所述。
另外，當一DRAM包括複數個更新單元，如DRAM 10，指示器164可識別出哪個更新單元包括衰退的第一記憶胞140。據此，控制元件12增加與識別出的更新單元的記憶胞140有關的電壓差。
在操作中，在DRAM 10被使用一段長時間以後，第二記憶胞142會逐漸衰退，因此第二記憶胞142之測試電壓準位Vc會漸漸降低。若測試電 壓準位Vc仍高於臨界電壓準位Vth，觀察元件16判斷第二記憶胞142沒有衰退。結果，控制元件12維持本質上相同的與第一記憶胞140相關的該電壓差。替代地，若測試電壓準位Vc低於臨界電壓準位Vth，觀察元件16判斷第二記憶胞142衰退。結果，控制元件12增加與第一記憶胞140相關的該電壓差。
圖2是根據本揭露之一些實施例的DRAM之一操作方法20的流程圖。參照圖2，操作方法20包括操作200、202、204、206、208、210及212。
操作方法20從操作200開始，藉由程式化一第一記憶胞，提供該第一記憶胞一經程式化電壓準位。該第一記憶胞受控於一列，並用以儲存一資料。該第一記憶胞儲存一使用者資料，因此稱為一使用者記憶胞。
操作方法20繼續至操作202，藉由與該第一記憶胞一同被程式化，提供一第二記憶胞一測試電壓準位。該第二記憶胞與該第一記憶胞受控於該記憶體陣列的同一列。該第二記憶胞不用以儲存一使用者資料，因此被稱為一冗餘記憶胞。
操作方法20繼續至操作204，例如，藉由偵測該第二記憶胞的該測試電壓準位，監測由該第二記憶胞的衰退引起的該測試電壓準位的降低。在該DRAM被使用一段長時間以後，該第二記憶胞逐漸的衰退，以及因此該測該試電壓準位逐漸的降低。
操作方法20繼續至操作206，判斷該測試電壓準位是否低於一臨界電壓準位，其中該臨界電壓準位高於一標準電壓準位，該標準電壓準位用於判斷位元邏輯。位元邏輯包括位元1及位元0。若否，操作方法20繼續至操作208，操作方法20將被終止。若是，操作方法20繼續至操作210，在操作210中，增加該經程式化電壓準位與該標準電壓準位之間的一電壓 差，該電壓差與包括該列的一更新單元有關，該標準電壓準位用於判斷位元邏輯。
在操作210後，在操作212中，降低包括該列的該更新單元之該更新率。
在本揭露中，可以識別出包括衰退的第一記憶胞的更新單元，其中該第一記憶胞用以儲存使用者資料。如此，能夠增加與該第一記憶胞相關的該電壓差，以防止使用者資料遺失。另外，因為這樣的更新單元可以被識別出來，在經程式化電壓準位Vp與標準電壓準位之間的電壓差增加以後，這樣的更新單元的更新率能夠被降低。據此，以本揭露的此方法操作的DRAM的功率消耗是相對有效率地。
圖3是根據本揭露之一些實施例的DRAM之一操作方法30的流程圖。參照圖3，操作方法30與圖2中的操作方法20類似，差別在於，操作方法30更包括操作306、310、314、316及318。
在操作306中，判斷是否該測試電壓準位低於一第一臨界電壓準位Vth1，其中第一臨界電壓準位Vth1高於一標準電壓準位，該標準電壓準位用於判斷位元邏輯。若否，操作方法30繼續至操作208。若是，操作方法30繼續至操作310，降低用於判斷位元邏輯的該標準電壓準位至一第一下降電壓準位。
在操作314中，判斷是否該測試電壓準位低於一第二臨界電壓準位Vth2，其中第二臨界電壓準位Vth2低於第一臨界電壓準位Vth1及高於該標準電壓準位。若否，操作方法30繼續至操作316，維持該標準電壓準位在該第一下降電壓準位。若是，操作方法30繼續至操作318，降低該標準電壓準位至一第二下降電壓準位，其中該第二下降電壓準位低於該第一下 降電壓準位。
綜上所述，一測試電壓準位的一下降的一程度正相關(positive correlation)於一標準電壓準位的一下降的一程度。
在本揭露中，可以識別出包括衰退的第一記憶胞的更新單元，其中該第一記憶胞用以儲存使用者資料。如此，能夠增加與該第一記憶胞相關的該電壓差，以防止使用者資料遺失。另外，因為這樣的更新單元可以被識別出來，在經程式化電壓準位Vp與標準電壓準位之間的電壓差增加以後，這樣的更新單元的更新率能夠被降低。據此，以本揭露的此方法操作的DRAM的功率消耗是相對有效率地。又，因為該標準電壓準位的調降程度可根據該第二記憶胞的衰退程度作調整，採用本揭露的方法操作的DRAM的應用將相對有彈性。
圖4是是根據本揭露之一些實施例的DRAM之一操作方法40的流程圖。參照圖4，操作方法40與圖3中的操作方法30類似，差別在於，操作方法40更包括操作410、416及418。
在操作306後，在操作410中，藉由增加一程式化電壓至一第一程式化電壓，增加該經程式化電壓準位，其中該程式化電壓用於程式化該第一記憶胞及該第二記憶胞。藉由增加該程式化電壓，衰退的第一記憶胞的電容器可被充電到一電壓準位(該電壓準位為未衰退的電容器能夠被充到的一電壓準位)或更高的電壓準位，藉此保持與該第一記憶胞相關的該電壓差不變動，或甚至增加與該第一記憶胞相關的該電壓差。如此，縱使該第一記憶胞衰退，誤判該第一記憶胞的位元邏輯的可能性不會增加。
在操作314後，在操作416中，維持該程式化電壓在該第一程式化電壓。或者，在操作314後，在操作418中，藉由增加該程式化電壓至一第 二程式化電壓，增加該經程式化電壓準位，其中該第二程式化電壓高於該第一程式化電壓。
綜上所述，一測試電壓準位的一下降的一程度正相關於用於程式化一第一記憶胞及一第二記憶胞的一程式化電壓的一增加的一程度。
在本揭露中，可以識別出包括衰退的第一記憶胞的更新單元，其中該第一記憶胞用以儲存使用者資料。如此，能夠增加與該第一記憶胞相關的該電壓差，以防止使用者資料遺失。另外，因為這樣的更新單元可以被識別出來，在經程式化電壓準位Vp與標準電壓準位之間的電壓差增加以後，這樣的更新單元的更新率能夠被降低。據此，以本揭露的此方法操作的DRAM的功率消耗是相對有效率地。又，因為一程式化電壓的調升程度可根據該第二記憶胞的衰退程度作調整，採用本揭露的方法操作的DRAM的應用將相對有彈性。
圖5是是根據本揭露之一些實施例的另一動態隨機存取記憶體(dynamic random access memory，DRAM)50之示意圖。參照圖5，DRAM 50與圖1中DRAM10類似，差別在於，DRAM 50更包括一記憶體陣列54。記憶體陣列54包括一第一更新單元54A及一第二更新單元54B。第一更新單元54A及第二更新單元54B分別與圖1中之更新單元14A及14B類似，差別在於，第一更新單元54A及一第二更新單元54B各更包括一第三記憶胞144。第三記憶胞144被提供一第三測試電壓準位Vc，第三測試電壓準位Vc係藉由與第一記憶胞140和第二記憶胞142一同被程式化而得。在本實施例中，第三記憶胞144被提供的第三測試電壓準位Vc與第二記憶胞142相同，但本揭露不限於此。在其它實施例中，第三記憶胞144具有與第二記憶胞142不同的測試電壓準位Vc。為了便於討論，第二記憶 胞142的測試電壓準位Vc稱為第二測試電壓準位Vc2，第三記憶胞144的測試電壓準位Vc稱為第三測試電壓準位Vc3。
第三記憶胞144的功能和操作與第二記憶胞142的類似，因此，於此省略詳細的描述。
當第二測試電壓準位Vc2低於臨界電壓準位Vth而第三測試電壓準位Vc3維持高於臨界電壓準位Vth時，控制元件12降低該標準電壓準位至一第一下降電壓準位。或者，當第二測試電壓準位Vc2和第三測試電壓準位Vc3兩者都低於臨界電壓準位Vth時，控制元件12降低該標準電壓準位至一第二下降電壓準位，該第二下降電壓準位低於該第一降電壓準位。
綜上所述，在一更新單元中，一測試電壓準位小於一臨界電壓準位的記憶胞的數量正相關於一標準電壓準位的一下降的一程度。當數量越大，該更新單元的衰退程度越大。據此，當數量越大，該標準電壓準位的該下降的該程度越大。
在本揭露中，因為有觀察元件16、第二記憶胞142及第三記憶胞144，可以識別出包括衰退的第一記憶胞140的更新單元，其中第一記憶胞140用以儲存使用者資料。如此，能夠增加與第一記憶胞140相關的該電壓差，以防止使用者資料遺失。另外，因為這樣的更新單元可以被識別出來，在經程式化電壓準位Vp與標準電壓準位之間的電壓差增加以後，這樣的更新單元的更新率能夠被降低。據此，以本揭露的此方法操作的DRAM 50的功率消耗是相對有效率地。又，因為一標準電壓準位的調降程度可根據一更新單元的衰退程度作調整，採用本揭露的方法操作的DRAM 50的應用將相對有彈性。
圖6是根據本揭露之一些實施例的DRAM之一操作方法60的流程圖。 參照圖6，操作方法60與圖3中的操作方法30類似，差別在於，操作方法60更包括操作602、604、608、616及618。
在操作602中，提供一第二記憶胞一第二測試電壓準位，其中，該第二測試電壓準位係藉由與該第一記憶胞一同被程式化而得，其中該第二記憶胞與該第一記憶胞受控於該記憶體陣列的同一列。
在操作604中，提供一第三記憶胞一第三測試電壓準位，其中，該第三測試電壓準位係藉由與該第一記憶胞和該第二記憶胞一同被程式化而得，其中該第三記憶胞與該第一記憶胞和該第二記憶胞受控於該記憶體陣列的同一列。
在操作606中，監測該第二測試電壓準位之一下降，其中該第二測試電壓準位之該下降為該第二記憶胞衰退所形成。
在操作608中，判斷該第二測試電壓準位是否低於一臨界電壓準位Vth。臨界電壓準位Vth高於一標準電壓準位，該標準電壓準位用於判斷位元邏輯。若否，操作方法60繼續至操作208。若是，操作方法60繼續至操作310。
在操作616中，監測該第三測試電壓準位之一下降，其中該第三測試電壓準位之該下降為該第三記憶胞衰退所形成。
在操作618中，判斷該第三測試電壓準位是否低於臨界電壓準位Vth。若否，操作方法60繼續至操作316。若是，操作方法60繼續至操作318。
綜上所述，在一更新單元中，一測試電壓準位小於一臨界電壓準位的記憶胞的數量正相關於該標準電壓準位的一下降的一程度。當數量越大，該更新單元的衰退程度越大。據此，當數量越大，該標準電壓準位的 該下降的該程度越大。
在本揭露中，可以識別出包括衰退的第一記憶胞的更新單元，其中該第一記憶胞用以儲存使用者資料。如此，能夠增加與該第一記憶胞相關的該電壓差，以防止使用者資料遺失。另外，因為這樣的更新單元可以被識別出來，在經程式化電壓準位與標準電壓準位之間的電壓差增加以後，這樣的更新單元的更新率能夠被降低。據此，以本揭露的此方法操作的DRAM的功率消耗是相對有效率地。又，因為一標準電壓準位的調降程度可根據一更新單元的衰退程度作調整，採用本揭露的方法操作的DRAM的應用將相對有彈性。
圖7是根據本揭露之一些實施例的DRAM之一操作方法70的流程圖。參照圖7，操作方法70與圖6中的操作方法60類似，差別在於，操作方法70更包括操作710、716及718。
在操作608後，在操作710中，藉由增加該程式化電壓至一第一程式化電壓，增加該經程式化電壓準位，其中該程式化電壓用於程式化該第一記憶胞。據此，衰退的第一記憶胞的電容器可被充電到一電壓準位(該電壓準位為未衰退的第一記憶胞能夠被充到的一電壓準位)或更高的電壓準位，藉此保持與該第一記憶胞相關的該電壓差不變動，或甚至增加與該第一記憶胞相關的該電壓差。如此，縱使該第一記憶胞衰退，誤判該第一記憶胞的位元邏輯的可能性不會增加。
在操作618後，在操作716中，維持該程式化電壓在該第一程式化電壓。或者，在操作618後，在操作718中，藉由增加該程式化電壓至一第二程式化電壓，增加該經程式化電壓準位，其中該第二程式化電壓高於該第一程式化電壓。據此，衰退的第一記憶胞的電容器可在一給定期間內被 充電至高於一電壓準位(該電壓準位為未衰退的第一記憶胞能夠被充到的一電壓準位)，藉此增加第一記憶胞相關的該電壓差。如此，縱使第一記憶胞衰退，誤判該第一記憶胞位元邏輯的可能性不會增加。
綜上所述，在一更新單元中，一測試電壓準位小於一臨界電壓準位的記憶胞的數量正相關於一標準電壓準位的一下降的一程度。當數量越大，該更新單元的衰退程度越大。據此，當數量越大，該標準電壓準位的該下降的該程度越大。
在本揭露中，可以識別出包括衰退的第一記憶胞的更新單元，其中第一記憶胞用以儲存使用者資料。如此，能夠增加與第一記憶胞相關的該電壓差，以防止使用者資料遺失。另外，因為這樣的更新單元可以被識別出來，在經程式化電壓準位與標準電壓準位之間的電壓差增加以後，這樣的更新單元的更新率能夠被降低。據此，以本揭露的此方法操作的DRAM的功率消耗是相對有效率地。又，因為一程式化電壓的調升程度可根據該第二記憶胞的衰退程度作調整，採用本揭露的方法操作的DRAM的應用將相對有彈性。
本揭露之一實施例提供一種動態隨機存取記憶體(DRAM)。該DRAM包括一記憶體陣列及一控制元件。該記憶體陣列包括一更新單元。該更新單元包括一第一記憶胞及一第二記憶胞。該第一記憶胞經配置以儲存一資料，並具有一經程式化電壓準位，其中該經程式化電壓準位係藉由該第一記憶胞被程式化而得。該第二記憶胞經配置以具有一測試電壓準位，其中該測試電壓準位係藉由與該第一記憶胞一同被程式化而得，其中該第二記憶胞與該第一記憶單元位於胞受控於該記憶體陣列的同一列。該控制元件經配置以，當該測試電壓準位低於一臨界電壓準位時，提高該經 程式化電壓準位與一標準電壓準位之間的一電壓差，該標準電壓準位係用於判斷位元之邏輯，其中該臨界電壓準位高於該標準電壓準位。
本揭露之另一實施例提供一種動態隨機存取記憶體(DRAM)的操作方法。該操作方法包括：程式化一第一記憶胞及一第二記憶胞，該第一記憶胞及該第二記憶胞受控於一更新單元的一列，其中該第一記憶胞具有一經程式化電壓準位及該第二記憶胞具有一測試電壓準位，該測試電壓準位係藉由與該第一記憶胞一同被程式化而得；感測該第二記憶胞之該測試電壓準位；以及當該測試電壓準位低於一臨界電壓準位時，增加該經程式化電壓準位與一標準電壓準位之間的一電壓差，該標準電壓準位係用以判斷位元之邏輯，其中該臨界電壓準位高於該標準電壓準位。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。

Claims (18)

  1. 一種動態隨機存取記憶體(dynamic random access memory，DRAM)，包括：一記憶體陣列，包括：一更新單元，包括：一第一記憶胞，經配置以儲存一資料，並具有一經程式化電壓準位，其中該經程式化電壓準位係藉由該第一記憶胞被程式化而得；以及一第二記憶胞，經配置以具有一測試電壓準位，其中該測試電壓準位係藉由與該第一記憶胞一同被程式化而得，其中該第二記憶胞與該第一記憶胞受控於該記憶體陣列的同一列；以及一控制元件，經配置以當該測試電壓準位低於一臨界電壓準位時，提高該經程式化電壓準位與一標準電壓準位之間的一電壓差，該標準電壓準位係用於判斷位元邏輯，其中該臨界電壓準位高於該標準電壓準位。
  2. 如請求項1所述之DRAM，其中在增加該電壓差後，該控制元件降低該更新單元之一更新率。
  3. 如請求項1所述之DRAM，其中該測試電壓準位的一下降的一程度正相關(positive correlation)於該標準電壓準位的一下降的一程度。
  4. 如請求項1所述之DRAM，其中該測試電壓準位的一下降的一程度正相關於用於程式化該第一記憶胞及該第二記憶胞的一程式化電壓的一增加的一程度。
  5. 如請求項1所述之DRAM，更包括：一觀察元件，經配置以監測該測試電壓準位之一下降，其中該測試電壓準位之該下降為該第二記憶胞衰退所形成。
  6. 如請求項1所述之DRAM，其中當該測試電壓準位低於該臨界電壓準位時，該控制元件經配置以降低該標準電壓準位。
  7. 如請求項6所述之DRAM，其中該臨界電壓準位是一第一臨界電壓準位，其中當該測試電壓準位低於該第一臨界電壓準位但仍高於一第二臨界電壓準位時，該控制元件經配置以降低該標準電壓準位至一第一下降電壓準位。
  8. 如請求項7所述之DRAM，其中當該測試電壓準位低於該第一臨界電壓準位及該第二臨界電壓準位時，該控制元件經配置以降低該標準電壓準位至一第二下降電壓準位，該第二下降電壓準位低於該第一下降電壓準位。
  9. 如請求項6所述之DRAM，其中該測試電壓準位是一第二測試電壓準位，該更新單元更包括一第三記憶胞，該第三記憶胞經配置以具有一第三測試電壓準位，其中該第三測試電壓準位係藉由與該第一記憶胞一同被程式化而得，其中當該第二測試電壓準位低於該臨界電壓準位及該第三測試電壓準位高於該臨界電壓準位時，該控制元件經配置以降低該標準電壓準位至一第一下降電壓準位。
  10. 如請求項9所述之DRAM，其中當該第二測試電壓準位及第三測試電壓準位均低於該臨界電壓準位時，該控制元件經配置以降低該標準電壓準位至一第二下降電壓準位，其中該第二下降電壓準位低於該第一下降電壓準位。
  11. 如請求項1所述之DRAM，其中當該測試電壓準位低於該臨界電壓準位時，該控制元件經配置以藉由增加一程式化電壓增加該經程式化電壓準位，其中該程式化電壓用於程式化該第一記憶胞及該第二記憶胞。
  12. 如請求項11所述之DRAM，其中該臨界電壓準位是一第一臨界電壓準位，其中當該測試電壓準位低於該第一臨界電壓準位但高於一第二臨界電壓準位時，該控制元件經配置以增加該程式化電壓至一第一程式化電壓，其中該第二臨界電壓準位高於該標準電壓準位。
  13. 如請求項12所述之DRAM，其中當該測試電壓準位低於該第一臨界電壓準位及該第二臨界電壓準位時，該控制元件經配置以增加該程式化電壓至一第二程式化電壓，該第二程式化電壓高於該第一程式化電壓。
  14. 如請求項11所述之DRAM，其中該測試電壓準位是一第二測試電壓準位，該更新單元更包括一第三記憶胞，該第三記憶胞經配置以具有一第三測試電壓準位，其中該第三測試電壓準位係藉由與該第一記憶胞一同被程式化而得，其中當該第二測試電壓準位低於該臨界電壓準位及該第三測試電壓準位高於該臨界電壓準位時，該控制元件經配置以增加該程式化電壓至一第一程式化電壓。
  15. 如請求項14所述之DRAM，其中當該第二測試電壓準位及第三測試電壓準位均低於該臨界電壓準位時，該控制元件經配置以增加該程式化電壓至一第二程式化電壓，其中該第二程式化電壓高於該第一程式化電壓。
  16. 一種動態隨機存取記憶體(dynamic random access memory，DRAM)之操作方法，包括：程式化一第一記憶胞及一第二記憶胞，該第一記憶胞及該第二記憶胞受控於一更新單元的同一列，其中該第一記憶胞具有一經程式化電壓準位及該第二記憶胞具有一測試電壓準位，該測試電壓準位係藉由與該第一記憶胞一同被程式化而得；感測該第二記憶胞之該測試電壓準位；以及當該測試電壓準位低於一臨界電壓準位時，增加該經程式化電壓準位與一標準電壓準位之間的一電壓差，該標準電壓準位係用以判斷位元邏輯，其中該臨界電壓準位高於該標準電壓準位。
  17. 如請求項16所述之操作方法，其中當該測試電壓準位低於該臨界電壓準位時，增加該經程式化電壓準位與一標準電壓準位之間的一電壓差的該操作係藉由降低該標準電壓準位來執行。
  18. 如請求項16所述之操作方法，其中當該測試電壓準位低於該臨界電壓準位時，增加該經程式化電壓準位與一標準電壓準位之間的一電壓差的該操作係藉由依靠增加一程式化電壓增加該經程式化電壓準位來執行。
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