TWI652672B - 動態隨機存取記憶體及其操作方法 - Google Patents

Abstract

本揭露提供一種動態隨機存取記憶體（dynamic random access memory，DRAM）及其操作方法。該DRAM包括一記憶體陣列以及一控制元件。該記憶體陣列包括一更新單元。該更新單元包括一第一記憶胞以及一第二記憶胞。該第一記憶胞經配置以儲存資料。該第二記憶胞經配置以經由與該第一記憶胞一同被程式化而具有一儲存電能。該第一記憶胞和該第二記憶胞可由該記憶體陣列的同一列控制。該控制元件經配置以當該第二記憶胞的該儲存電能變得低於一臨界電能時，將該更新單元的一更新率增加到一第一更新率。該臨界電能高於一標準電能。該標準電能用於判斷二進制邏輯。

Description

動態隨機存取記憶體及其操作方法

本申請案主張2017年11月30日申請之美國臨時申請案第62/592,536號及2018年2月20日申請之美國正式申請案第15/900,421號的優先權及益處，該美國臨時申請案及該美國正式申請案之內容以全文引用之方式併入本文中。

本揭露係關於一種動態隨機存取記憶體（dynamic random access memory，DRAM）及其操作方法，尤其係指較有效率的功率消耗的DRAM操作方法。

動態隨機存取記憶體（dynamic random access memory，DRAM）是一種隨機存取記憶體的型態。該種型態的隨機存取記憶體將每個位元的資料儲存在單獨的電容器中。最簡單的DRAM單元包括單個N型金屬氧化物半導體（n-type metal-oxide-semiconductor，NMOS）電晶體和單個電容器。如果電荷儲存在電容器中，則根據所使用的慣例，該單元被稱為儲存邏輯高。如果不存在電荷，則稱該單元儲存邏輯低。由於電容器中的電荷隨時間消耗，因此DRAM系統需要額外的更新電路來週期性地更新儲存在電容器中的電荷。由於電容器只能儲存非常有限的電荷量，為了快速區分邏輯1和邏輯0之間的差異，通常每個位元使用兩個位元線（bit line，BL），其中位元線對中的第一位被稱為位元線真（bit line true，BLT），另一個是位元線補數（bit line complement，BLC）。單個NMOS電晶體的閘極由字元線（word line，WL）控制。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露之一實施例中，提供一種動態隨機存取記憶體（dynamic random access memory，DRAM）。該DRAM包括一記憶體陣列以及一控制元件。該記憶體陣列包括一更新單元。該更新單元包括一第一記憶胞以及一第二記憶胞。該第一記憶胞經配置以儲存資料。該第二記憶胞經配置以經由與該第一記憶胞一同被程式化而具有一儲存電能。該第一記憶胞和該第二記憶胞可由該記憶體陣列的同一列控制。該控制元件經配置以當該第二記憶胞的該儲存電能變得低於一臨界電能時，將該更新單元的一更新率增加到一第一更新率。該臨界電能高於一標準電能。該標準電能用於判斷二進制邏輯。

在本揭露之一些實施例中，該控制元件經配置以在增加該更新率之後不再降低該更新率。

在本揭露之一些實施例中，該更新單元的一記憶胞的數量正相關於該更新率，該記憶胞的該儲存電能變的低於該臨界電能。

在本揭露之一些實施例中，該儲存電能被降低一降低程度。該降低程度與該更新率成正相關。

在本揭露之一些實施例中，該DRAM更包括一觀測元件。該觀測元件經配置以監測由於該第二記憶胞的劣化而導致的該第二記憶胞的該儲存電能的減少。

在本揭露之一些實施例中，該控制元件經配置以當該第二記憶胞的一電壓準位變得低於一臨界電壓準位時，將該更新率增加到該第一更新率。該臨界電壓準位高於一標準電壓準位。該標準電壓準位用於判斷二進制邏輯。

在本揭露之一些實施例中，該臨界電壓準位是一第一臨界電壓準位。該控制元件經配置以當該電壓準位變得低於該第一臨界電壓準位和一第二臨界電壓準位時，將該更新率從該第一更新率增加至一第二更新率。該第二臨界電壓準位低於該第一臨界電壓準位並高於該標準電壓準位。

在本揭露之一些實施例中，該控制元件經配置以當來自該第二記憶胞的一漏電流的一量值變得高於一臨界量值時，將該更新率增加到該第一更新率。

在本揭露之一些實施例中，該臨界量值是一第一臨界量值。該控制元件經配置以當該量值變得高於該第一臨界量值及一第二臨界量值時，將該更新率從該第一更新率增加到一第二更新率。該第二臨界量值高於該第一臨界量值。

在本揭露之一些實施例中，該更新單元更包括一第三記憶胞。該控制元件經配置以當該第二記憶胞的該儲存電能變得低於該臨界電能時並且當該第三記憶胞的一儲存電能高於該臨界電能時，將該更新率增加到該第一更新率。

在本揭露之一些實施例中，該控制元件經配置以當該第二記憶胞的該儲存電能和該第三記憶胞的該儲存電能均變得低於該臨界電能時，將該更新率從該第一更新率增加到一第二更新率。

在本揭露之一些實施例中，該控制元件經配置以當該第二記憶胞的一電壓準位變得低於一臨界電壓準位時並且當該第三記憶胞的一電壓準位高於臨界電壓準位時，將該更新率增加到該第一更新率。該臨界電壓準位高於一標準電壓準位。該標準電壓準位用於判斷二進制邏輯。

在本揭露之一些實施例中，該控制元件經配置以當該第二記憶胞的該電壓準位和該第三記憶胞的該電壓準位均變得低於該臨界電壓準位時，將該更新率從該第一更新率增加到該第二更新率。

在本揭露之一些實施例中，該控制元件經配置以當來自該第二記憶胞的一漏電流的一量值變得高於一臨界量值時以及當來自該第三記憶胞的一漏電流的一量值低於該臨界量值時，將該更新率增加至該第一更新率。

在本揭露之一些實施例中，該控制元件經配置以當來自該第二記憶胞的該漏電流的該量值以及來自該第三記憶胞的該漏電流的該量值均高於該臨界量值時，將該更新率從該第一更新率提高到該第二更新率。

在本揭露之另一實施例中，提供一種動態隨機存取記憶體（dynamic random access memory，DRAM）的操作方法。該操作方法包括：提供可由一列控制的一第一記憶胞，該第一記憶胞用於儲存資料；提供可由該列控制的一第二記憶胞一儲存電能，該第二記憶胞經由與該第一記憶胞一同被程式化具有該儲存電能；以及當該第二記憶胞的該儲存電能變得低於一臨界電能時，將一更新單元的一更新率增加到該第一更新率。該更新單元包括該列。該臨界電能高於用於判斷二進制邏輯的一標準電能。

在本揭露之一些實施例中，該操作方法更包括：監測由於該第二記憶胞的劣化而導致的該儲存電能的減少。

在本揭露之一些實施例中，該操作方法更包括：提高該更新率後，不再降低該更新率。

在本揭露之一些實施例中，該操作方法更包括：提供可由該列控制的一第二記憶胞一儲存電能之該操作包括：提供該第二記憶胞一電壓準位。當該第二記憶胞的該儲存電能變得低於一臨界電能時，將一更新單元的一更新率增加到該第一更新率之該操作包括：當該第二記憶胞的該電壓準位變得低於一臨界電壓準位時，將該更新率增加到該第一更新率，其中該臨界電壓準位高於一標準電壓準位，該標準電壓準位用於判斷二進制邏輯。

在本揭露之一些實施例中，當該第二記憶胞的該儲存電能變得低於一臨界電能時，將一更新單元的一更新率增加到該第一更新率之該操作包括：當來自該第二記憶胞的一漏電流的一量值變得高於一臨界量值時，將該更新率增加到該第一更新率。

在本揭露中，可以由該第二記憶胞識別出一更新單元，該更新單元包括劣化的該第一記憶胞，劣化的該第一記憶胞儲存使用者資料。這樣，可以增加該更新單元的一更新率以防止使用者資料丟失。而且，由於可以識別這種更新單元，所以不需要增加該記憶體陣列的所有更新單元的更新率。結果，功耗相對高效。而且，在本揭露中，一旦該更新率增加，該更新率在任何情況下都不再降低。結果，儲存在劣化的該第一記憶胞中的資料更可靠。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。

「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。

為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了實施方式之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於實施方式的內容，而是由申請專利範圍定義。

圖1是根據本揭露的一些實施例的一種動態隨機存取記憶體（dynamic random access memory，DRAM）10的方塊圖。參考圖1，DRAM 10包括一控制元件12、一記憶體陣列14和一觀測元件16。

控制元件12用於控制記憶體陣列14上的存取操作，例如讀取操作或寫入操作。此外，控制元件12用於調整記憶體陣列14的更新率，這將在下面詳細描述。在一個實施例中，控制元件12包括一中央處理單元（central processing unit，CPU）或一計算模組的一部分。

記憶體陣列14包括一第一更新單元14A和一第二更新單元14B。第一更新單元14A用於儲存資料。第二更新單元14B也用於儲存資料。

第一更新單元14A包括由一字元線WL1控制的一列（為了方便起見，於適當處，符號WL1亦可代表受字元線WL1控制的一列）、一第一記憶胞140和一第二記憶胞142。第一記憶胞140和第二記憶胞142可由同一列WL1控制，這意味著第一記憶胞140和第二記憶胞142一同被程式化。

第一記憶胞140用於儲存資料。更詳細地說，第一記憶胞140包括一電晶體M0和一電容器C0。經由程式化第一記憶胞140，將資料通過電晶體M0儲存在電容器C0中。儲存在第一記憶胞140中的資料是與例如一使用者執行的一程序相關聯的資料。這樣，儲存在第一記憶胞140中的資料也可以被稱為一使用者資料；並且第一記憶胞140也可以被稱為一使用者記憶胞。

第二記憶胞142經由與第一記憶胞140一同被程式化而被提供一電能Ec（或，稱為一儲存電能Ec），電能Ec與一電壓準位Vc相關聯。此外，第二記憶胞142用於測試第一記憶胞140的劣化。更詳細地說，因為第二記憶胞142具有與第一記憶胞140相同的半導體結構，並且由於第二記憶胞142與第一記憶胞140受控於相同的列WL1並且因此以相同的方式被程式化，第二記憶胞142具有與第一記憶胞140本質上相同的劣化。當第二記憶胞142劣化時，第一記憶胞140劣化。

此外，第二記憶胞142的劣化程度與第一記憶胞140的劣化程度相同。結果，可以通過測試第二記憶胞140的劣化的程度來判斷第一記憶胞140的劣化的程度。由於第二記憶胞142用於儲存虛擬資料（dummy data）而不是儲存與使用者執行的程序相關聯的資料，所以第二記憶胞142可以被稱為冗餘記憶胞（redundant cell）。

為了清楚討論，僅描繪了一個用作一資料記憶胞的第一記憶胞140。然而，本揭露不限於此。在一些實施例中，第一更新單元14A可以包括複數個第一記憶胞140。

除了第二更新單元14B包括一字元線WL2之外，第二更新單元14B在操作和組件方面與第一更新單元14A類似。因此，這裡省略第二更新單元14B的描述。

觀測元件16用於，基於第二記憶胞142的電能Ec的降低，來判斷第二記憶胞142是否劣化，並且觀察哪個更新單元包括被判斷為劣化的第二記憶胞142，並且將該觀察結果通知控制元件12。控制元件12，基於該觀察結果，增加包括被判斷為劣化的第二記憶胞142的更新單元的更新率。更詳細地，當該觀察結果指出第一更新單元14A中的第二記憶胞142被判斷為劣化時，控制元件12增加第一更新單元14A的更新率。或者，當該觀察結果指出第二更新單元14B中的第二記憶胞142被判斷為劣化時，控制元件12增加第二更新單元14B的更新率。或者，當該觀察結果指出第一更新單元14A和第二更新單元14B兩者中的第二記憶胞142均被判斷為劣化時，控制元件12增加第一更新單元14A和第二更新單元14B兩者的更新率。

因為具有觀測元件16和第二記憶胞12，可以識別出一更新單元，該更新單元包括劣化的第一記憶胞14，劣化的第一記憶胞14儲存使用者資料。這樣，可以增加這種更新單元的一更新率以防止使用者資料丟失。此外，由於可以識別出這種更新單元，所以不需要增加記憶體陣列14的所有更新單元的一更新率。結果，具有相對有效率的功率消耗。

觀測元件16包括一感測器160、一比較器162和一指示器164。

感測器160用於感測第一更新單元14A和第二更新單元14B的每一者的第二記憶胞142的電能Ec，並且將指出電能Ec的感測結果發送到比較器162。

比較器162用於比較第一更新單元14A和第二更新單元14B兩者的電能Ec與臨界電能Eth。臨界電能Eth高於標準電能，標準電能用於判斷二進制邏輯。

二進制邏輯包括二進制數字1和二進制數字0。當一資料的一電能高於該標準電能時，該資料可以被視為二進制數字1或二進制數字0，取決於設計者的偏好。為了便於討論，在下文中，當一資料的一電能高於該標準電能時，該資料被認為是二進制數字1；以及，當一資料的一電能低於該標準電能，該資料被視為二進制數字0。

臨界電能Eth被設置為高於標準電能的原因在於：在電能Ec變得低於標準電能（這會導致資料不正確）之前，控制元件12可以及早增加包括劣化的第二記憶胞142的一更新單元的一更新率以維持資料的正確性。

指示器164，基於來自比較器162的該比較結果，判斷第二記憶胞142是否劣化，並且如果存在被判斷為劣化的第二記憶胞142，則指示器164進一步判斷哪個更新單元包括被判斷為劣化的第二記憶胞142。如前所述，基於來自指示器164的該判斷，控制元件12增加包括被判斷為劣化的第二記憶胞142的一更新單元的一更新率。

以第一更新單元14A為例，在操作中，為了觀察第二記憶胞142是否劣化，第二記憶胞142經由與第一記憶胞140一同被程式化被初始提供一電能Ec（或，稱為一儲存電能Ec），電能Ec與電壓準位Vc相關聯。電能Ec高於臨界電能Eth。在DRAM 10被長時間使用之後，第二記憶胞142逐漸劣化，因此第二記憶胞142的保持能力變差。結果，第二記憶胞142的電能Ec逐漸降低。

在電能Ec降低之後，如果電能Ec仍保持高於臨界電能Eth，則觀測元件16判斷第二記憶胞142未劣化。結果，控制元件12實質上保持第一更新單元14A的更新率不變。

或者，在電能Ec降低之後，如果電能Ec變得低於臨界電能Eth，則觀測元件16判斷第二記憶胞142已劣化。結果，控制元件12將第一更新單元14A的更新率提高到一第一更新率。

在一個實施例中，控制元件12在增加一更新率之後不再降低該更新率。在一些現有的DRAM中，在某些情況下，例如在省電模式或溫度下降的情況下，經增加的更新率可能會再次下降。然而，在本揭露中，一旦一更新率被增加，該更新率在任何情況下都不再降低。結果，儲存在劣化的第一記憶胞140中的資料仍可靠，甚至更可靠。

第二更新單元14B的操作與第一更新單元14A的操作相同。因此，這裡省略詳細描述。

圖2是根據本揭露的一些實施例的一種DRAM的操作方法20的流程圖。參考圖2，操作方法20包括操作200、202、204、206、208、210和212。

操作方法20從操作200開始，提供一第一記憶胞。該第一記憶胞可由一列控制且用於儲存資料。第一記憶胞儲存一使用者資料，因此可以稱為一使用者記憶胞。

操作方法20繼續進行操作202，經由與該第一記憶胞一同被程式化提供一第二記憶胞提供一電能。該第一記憶胞及該第二記憶胞可由同一列控制。該第二記憶胞不用於儲存使用者資料，因此稱為冗餘記憶胞。

操作方法20進行到操作204，監測由於該第二記憶胞的劣化引起的該電能的減少。在該DRAM已經使用了很長時間後，該第二記憶胞逐漸劣化，因此該第二記憶胞的保持能力變差。結果，該電能逐漸減少。

操作方法20繼續到操作206，判斷該電能是否變得低於一臨界電能Eth，臨界電能Eth高於標準電能，標準電能用於判斷二進制邏輯。二進制邏輯包括二進制數字1和二進制數字0。如果否定，則操作方法20進行到操作208，其中停止操作方法20。如果是肯定的，則操作方法20進行到操作210，增加一更新單元的一更新率到一第一更新率，該更新單元包括該列。

在操作210之後，在操作212中，在增加該更新率之後，不再降低該更新率。

在本揭露中，可以由該第二記憶胞識別出一更新單元，該更新單元包括劣化的該第一記憶胞，劣化的該第一記憶胞儲存使用者資料。這樣，可以增加該更新單元的一更新率以防止使用者資料丟失。而且，由於可以識別出這種更新單元，所以不需要增加該記憶體陣列的所有更新單元的更新率。結果，功耗相對高效。而且，在本揭露中，一旦該更新率增加，該更新率在任何情況下都不再降低。結果，儲存在劣化的該第一記憶胞中的資料更可靠。

圖3的方塊圖，說明圖1所示的DRAM 10的一操作。參考圖3，圖3顯示的該操作類似於圖1所示的操作，差別在於，在圖3中，係感測一電壓準位Vc。

如在圖1的實施例中所提及的，第二記憶胞142經由與第一記憶胞140一同被程式化而被初始提供電壓準位Vc。在DRAM 10已經使用了很長時間之後，第二記憶胞142變得逐漸劣化並且因此電壓準位Vc降低。感測器160感測電壓準位Vc，並將指出電壓準位Vc的一感測結果發送到比較器162。

比較器162比較電壓準位Vc與一第一臨界電壓準位Vth1，第一臨界電壓準位Vth1高於標準電壓準位，標準電壓準位用於判斷二進制邏輯。如果電壓準位Vc變得低於第一臨界電壓準位Vth1，則比較器162將電壓準位Vc與一第二臨界電壓準位Vth2進行比較，第二臨界電壓準位Vth2低於第一臨界電壓準位Vth1且高於標準電壓準位。

指示器164，基於比較器162的該比較結果，判斷第二記憶胞142是否劣化。如果存在判斷為劣化的第二記憶胞142，則指示器164隨後判斷哪個更新單元包括被判斷為劣化的第二記憶胞142。指示器164還基於該比較結果判斷劣化的程度。當電壓準位Vc變得低於第一臨界電壓準位Vth1和第二臨界電壓準位Vth2時，劣化的程度相對較高。

如前所述，基於來自指示器164的該等判斷，控制元件12增加一更新單元的一更新率，該更新單元包括被判斷為劣化的第二記憶胞142。此外，控制元件12，基於該等判斷，將更新率提高到第一更新率，或第二更新率。

更詳細地，當第二記憶胞142的電壓準位Vc變得低於第一臨界電壓準位Vth1並且高於第二臨界電壓準位Vth2時，控制元件12將更新率增加到第一更新率。或者，當電壓準位Vc變得低於第一臨界電壓準位Vth1和第二臨界電壓準位Vth2時，控制元件12將更新率從第一更新率增加到第二更新率。

總之，電壓準位Vc降低了一降低程度。該降低程度與一更新率呈正相關。也就是說，當該降低程度越大時，該更新率就越高。

第二更新單元14B的操作與第一更新單元14A的操作相同。因此，這裡省略詳細描述。

在本揭露中，因為具有觀測元件16和第二記憶胞12，可以識別出一更新單元，該更新單元包括劣化的第一記憶胞14，劣化的第一記憶胞14用於儲存使用者資料。這樣，可以增加這種更新單元的更新率以防止使用者資料丟失。此外，由於可以識別出這種更新單元，所以不需要增加記憶體陣列14的所有更新單元的更新率。結果，功耗相對高效。此外，由於可以基於第二記憶胞142的劣化的程度來調整更新率的增加程度，所以DRAM 10的應用相對靈活。

圖4是根據本揭露的一些實施例的另一種DRAM的操作方法40的流程圖。參考圖4，操作方法40類似於參考圖2描述和說明的操作方法20，差別在於，操作方法40包括操作402、404、406、410、412、414、416和418。

在操作402中，經由與該第一記憶胞一同被程式化，提供一第二記憶胞一電壓準位。該第一記憶胞和該第二記憶胞可由同一列控制。

在操作404中，監視由於該第二記憶胞的劣化而導致的該第二記憶胞的該電壓準位的下降。

在操作406中，判斷該電壓準位是否變得低於第一臨界電壓準位Vth1，第一臨界電壓準位Vth1高於標準電壓準位，標準電壓準位用於判斷二進制邏輯。如果是否定的，則操作方法40進行到操作208。如果是肯定的，則操作方法40前進到操作410，增加一更新單元的一更新率到一第一更新率，該更新單元包括該列。

在操作414中，判斷該電壓準位是否變得低於第二臨界電壓準位Vth2，第二臨界電壓準位Vth2低於第一臨界電壓準位Vth1。如果否定，則操作方法40進行到操作416，其中保持該更新率在該第一更新率。如果是肯定的，則操作方法40進行到操作418，其中將該更新率從第一更新率增加到一第二更新率。

儘管在流程圖中，更新率係以兩個階段增加，增加到第一更新率，然後再從第一更新率增加到第二更新率，但是本揭露不限於此。更新率可以直接增加到第二更新率。

在本揭露中，可以由該第二記憶胞識別出一更新單元，該更新單元包括劣化的第一記憶胞，劣化的第一記憶胞儲存使用者資料。這樣，可以增加該更新單元的更新率以防止使用者資料丟失。而且，由於可以識別出這種更新單元，所以不需要增加記憶體陣列的所有更新單元的更新率。結果，功耗相對高效。而且，由於可以基於該第二記憶胞的劣化程度來調整更新率的增加程度，所以DRAM的應用相對靈活。

圖5的方塊圖，說明圖1所示的DRAM 10的另一操作。參考圖5，圖5顯示的該另一操作類似於圖1所示的操作，差別在於，在圖5中，係感測來自第二記憶胞142的漏電流的一量值Ik。

如在圖1的實施例中所提及的，第二記憶胞142經由與第一記憶胞140一同被程式化被初始提供電壓準位Vc。在一初始狀態下，來自第二記憶胞142的漏電流的量值為一量值Ik。在DRAM 10已經使用了很長時間之後，第二記憶胞142逐漸劣化，因此第一記憶胞140的保持能力變差。結果，來自劣化的第二記憶胞142的漏電流的量值Ik逐漸增加。因此，第二記憶胞142的電壓準位Vc逐漸降低。

感測器160感測量值Ik，並將指出量值Ik的一感測結果發送到比較器162。

比較器162將量值Ik與一第一臨界量值Ith1進行比較。如果量值Ik變得高於第一臨界量值Ith1，則比較器162將量值Ik與一第二臨界量值Ith2進行比較，第二臨界量值Ith2高於第一臨界量值Ith1。

指示器164，基於比較器162的該比較結果，判斷第二記憶胞142是否劣化。如果存在判斷為劣化的第二記憶胞142，則指示器164判斷哪個更新單元包括被判斷為劣化的第二記憶胞142。接下來，指示器164，基於該比較結果，判斷劣化的程度。當量值Ik變得高於第一臨界量值Ith1和第二臨界量值Ith2時，劣化的程度相對較高。

如前所述，基於來自指示器164的該等判斷結果，控制元件12增加一更新單元的一更新率，該更新單元包括被判定為劣化的第二記憶胞142。此外，控制元件12基於該等判斷將更新率提高到第一更新率，或第二更新率。

更詳細地，當量值Ik變得高於第一臨界量值Ith1並且低於第二臨界量值Ith2時，控制元件12將更新率增加到第一更新率。或者，當量值Ik變得高於第一臨界量值Ith1和第二臨界量值Ith2時，控制元件12將更新率從第一更新率增加到第二更新率。

總之，量值Ik增加了一增加程度。該增加程度與更新率呈正相關。也就是說，當該增加程度越高時，更新率就越高。

第二更新單元14B的操作與第一更新單元14A的操作相同。因此，這裡省略詳細描述。

在本揭露中，因為具有觀測元件16和第二記憶胞12，可以識別出一更新單元，該更新單元包括劣化的第一記憶胞14，劣化的第一記憶胞14用於儲存使用者資料。這樣，可以增加這種更新單元的更新率以防止使用者資料丟失。此外，由於可以識別出這種更新單元，所以不需要增加記憶體陣列14的所有更新單元的更新率。結果，功耗相對高效。此外，由於可以基於第二記憶胞142的劣化程度來調整更新率的增加程度，所以DRAM 10的應用相對靈活。

圖6是根據本揭露的一些實施例的又另一種DRAM的操作方法60的流程圖。參考圖6，操作方法60類似於圖4描述和說明的操作方法40，差別在於，操作方法60包括操作604、606和614。

在操作604中，監測由於該第二記憶胞的劣化而導致的一漏電流的一量值的增加，該漏電流與該第二記憶胞的該電壓準位相關聯。

在操作606中，判斷該量值是否變得高於一第一臨界量值Ith1。如果否定，則操作方法60進行到操作208。如果是肯定的，則操作方法60進行到操作410。

在操作614中，判斷該量值是否變得高於一第二臨界量值Ith2，第二臨界量值Ith2高於第一臨界量值Ith1。如果是否定的，則操作方法60進行到操作416。如果是肯定的，則操作方法60進行到操作418。

儘管在流程圖中，更新率係以兩個階段增加，增加到第一更新率，然後再從第一更新率增加到第二更新率，但是本揭露不限於此。更新率可以直接增加到第二更新率。

在本揭露中，可以由該第二記憶胞識別出一更新單元，該更新單元包括劣化的第一記憶胞，劣化的第一記憶胞儲存使用者資料。這樣，可以增加該更新單元的更新率以防止使用者資料丟失。而且，由於可以識別出這種更新單元，所以不需要增加記憶體陣列的所有更新單元的更新率。結果，功耗相對高效。而且，由於可以基於該第二記憶胞的劣化的程度來調整更新率的一增加程度，所以DRAM的應用相對靈活。

圖7是根據本揭露的一些實施例的另一種DRAM 70的方塊圖。參考圖7，DRAM 70類似於參照圖1描述和說明的DRAM 10，差別在於DRAM 70包括一記憶體陣列74之外。記憶體陣列74包括一第一更新單元74A和一第二更新單元74B，其與圖1所描述的第一更新單元14A和第二更新單元14B類似，差別在於，第一更新單元74A和第二更新單元74B每一者更包括一第三記憶胞144。第三記憶胞144經由與第一記憶胞140和第二記憶胞140一同被程式化而被提供一電能Ec，電能Ec與一電壓準位Vc相關聯。

第三記憶胞144的功能和操作類似於第二記憶胞142的功能和操作。因此，在此省略詳細描述。

當第二記憶胞142的電能Ec變得低於該臨界電能Eth並且當第三記憶胞144的電能Ec保持高於臨界電能Eth時，控制元件12將更新率增加到一第一更新率。或者，當第二記憶胞142的電能Ec和第三記憶胞144的電能Ec都變得低於臨界電能Eth時，控制元件12將更新率從第一更新率增加到一第二更新率。

總而言之，一更新單元的一記憶胞的一數量與更新率成正相關，該記憶胞的電能變得低於臨界電能。當該數量越多時，該更新單元的一劣化的一程度更高。因此，當該數量越多時，該更新率越高。

在本揭露中，因為具有觀測元件16和第二記憶胞12，可以識別出一更新單元，該更新單元包括劣化的第一記憶胞14，劣化的第一記憶胞14儲存使用者資料。這樣，可以增加這種更新單元的更新率以防止使用者資料丟失。此外，由於可以識別出這種更新單元，所以不需要增加記憶體陣列14的所有更新單元的更新率。結果，功耗相對高效。此外，由於可以基於更新單元的劣化程度來調整更新率的增加程度，所以DRAM 70的應用相對靈活。

圖8是根據本揭露的一些實施例的一種DRAM的操作方法80的流程圖。參考圖8，操作方法80包括操作800、802、804、806、808、810、812、814、816、818、820和822。

操作方法80從操作800開始，提供一第一記憶胞，該第一記憶胞可由一列控制且用於儲存資料。

操作方法80進行到操作802，經由與該第一記憶胞一同被程式化，提供一第二記憶胞一第二電能。該第一記憶胞和該第二記憶胞可由同一列控制。

操作方法80進行到操作804，經由與該第一記憶胞及該第二記憶胞一同被程式化，提供一第三記憶胞一第三電能。該第一記憶胞、該第二記憶胞、該第三記憶胞可由同一列控制。在一個實施例中，該第二電能與該第三電能相同。在另一個實施例中，該第三電能不同於該第二電能。

操作方法80進行到操作806，監視由於該第二記憶胞的劣化而導致的該第二電能的減少。

操作方法80進行到操作808，判斷該第二電能是否變得低於一臨界電能Eth，臨界電能Eth高於標準電能，標準電能用於判斷二進制邏輯。二進制邏輯包括二進制數字1和二進制數字0。如果否定，則操作方法80前進到操作810，停止操作方法80。如果是肯定的，則操作方法80進行到操作812，增加一更新單元的一更新率到一第一更新率，該更新單元包括該列。

操作方法80進行到操作814，在增加該更新率之後，不再降低該更新率。

操作方法80進行到操作816，監視由於該第三記憶胞的劣化而引起的該第三電能的減少。

操作方法80進行到操作818，判斷該第三電能是否變得低於臨界電能Eth。如果否定，則操作方法80進行到操作820，保持該更新率在一第一更新率。如果是肯定的，則操作方法80進行到操作822，將該更新率從該第一更新率增加到該第二更新率。

在本揭露中，可以由該第二記憶胞和該第三記憶胞來識別出一更新單元，該更新單元包括劣化的第一記憶胞，劣化的第一記憶胞儲存使用者資料。這樣，可以增加更新單元的更新率以防止使用者資料丟失。而且，由於可以識別出這種更新單元，所以不需要增加記憶體陣列的所有更新單元的更新率。結果，功耗相對高效。此外，由於可以基於該第二記憶胞和該第三記憶胞的劣化程度來調整更新率的增加程度，所以DRAM的應用相對靈活。

圖9的方塊圖，說明圖7所示的DRAM 70的一操作。參考圖9，圖9的該操作與圖7中所示的該操作類似，差別在於，在圖9中，係感測第二記憶胞142和第三記憶胞144的電壓準位Vc。

第三記憶胞144的功能和操作類似於第二記憶胞142的功能和操作。因此，在此省略詳細描述。

當第二記憶胞142的電壓準位Vc變得低於臨界電壓準位Vth並且當第三記憶胞144的電壓準位Vc保持高於臨界電壓準位Vth時，控制元件12將更新率增加到第一更新率。或者，當第二記憶胞142的電壓準位Vc和第三記憶胞144的電壓準位Vc都變得低於臨界電壓準位Vth時，控制元件12將更新率從第一更新率增加到第二更新率。

總之，一更新單元的一記憶胞的一數量與更新率成正相關，該記憶胞的電壓準位變得低於臨界電壓準位。當該數量越多時，該更新單元的劣化的程度更高；因此，當該數量越多時，更新率越高。

在本揭露中，因為具有觀測元件16和第二記憶胞12，可以識別出一更新單元，該更新單元包括劣化的第一記憶胞14，劣化的第一記憶胞14儲存使用者資料。這樣，可以增加這種更新單元的更新率以防止使用者資料丟失。此外，由於可以識別出這種更新單元，所以不需要增加記憶體陣列14的所有更新單元的更新率。結果，功耗相對高效。此外，由於可以基於更新單元的劣化程度來調整更新率的增加程度，所以DRAM 70的應用相對靈活。

圖10是根據本揭露的一些實施例的另一種DRAM的操作方法90的流程圖。參考圖10，操作方法90類似於參照圖8描述和說明的操作方法80，差別在於，操作方法90包括操作902、904、906、908、916和918。

在操作902中，經由與該第一記憶胞一同被程式化，提供一第二記憶胞一第二電壓準位。該第一記憶胞及該第二記憶胞可由同一列控制。

在操作904中，經由與該第一記憶胞及該第二記憶胞一同被程式化，提供一第三記憶胞一第三電壓準位。該第一記憶胞、該第二記憶胞、該第三記憶胞可由同一列控制。

在操作906中，監控由於該第二記憶胞的劣化而導致的該第二記憶胞的該第二電壓準位的下降。

在操作908中，判斷該第二電壓準位是否變得低於一臨界電壓準位Vth，臨界電壓準位Vth用於判斷二進制邏輯。如果否定，則操作方法90進行到操作810。如果是肯定的，則操作方法90進行到操作812。

在操作916中，監視由於該第三記憶胞的劣化而引起的該第三電壓準位的減少。

在操作918中，判斷該第三電壓準位是否變得低於臨界電壓準位Vth，臨界電壓準位Vth高於標準電壓準位。如果否定，則操作方法90進行到操作820。如果是肯定的，則操作方法90進行到操作822。

儘管在流程圖中，更新率係以兩個階段增加，增加到第一更新率，然後再從第一更新率增加到第二更新率，但是本揭露不限於此。更新率可以直接增加到第二更新率。

在本揭露中，可以由該第二記憶胞識別出一更新單元，該更新單元包括劣化的第一記憶胞，劣化的第一記憶胞儲存使用者資料。這樣，可以增加更新單元的更新率以防止使用者資料丟失。而且，由於可以識別出這種更新單元，所以不需要增加記憶體陣列的所有更新單元的更新率。結果，功耗相對高效。此外，由於可以基於第二記憶胞和第三記憶胞的劣化程度調整更新率的增加程度，所以DRAM的應用相對靈活。

圖11的方塊圖，說明圖7所示的DRAM 70的另一操作。參照圖11中，圖11所示的該另一操作相似於圖9所示的操作，差別在於，在圖11中，係感測來自第二記憶胞142和第三記憶胞144每一者的漏電流的量值Ik。

第三記憶胞144的功能和操作類似於第二記憶胞142的功能和操作。因此，在此省略詳細描述。

當來自第二記憶胞142的漏電流的量值Ik變得高於臨界量值Ith時並且當來自第三記憶胞144的漏電流的量值Ik仍然低於臨界量值Ith時，控制元件12將更新率增加到第一更新率。或者，當與第二記憶胞142和第三記憶胞144相關聯的量值Ik兩者均變得高於臨界量值Ith時，控制元件12將更新率從第一更新率增加到第二更新率。

總而言之，一更新單元的一記憶胞的一數量與更新率成正相關，該記憶胞的一漏電流的一量值變得高於該臨界量值。當該數量越多時，該更新單元的一劣化的一程度越高；因此，當該數量越多時，更新率越高。

在本揭露中，因為具有觀測元件16和第二記憶胞12，可以識別出一更新單元，該更新單元包括劣化的第一記憶胞14，劣化的第一記憶胞14儲存使用者資料。這樣，可以增加這種更新單元的更新率以防止使用者資料丟失。此外，由於可以識別出這種更新單元，所以不需要增加記憶體陣列14的所有更新單元的更新率。結果，功耗相對高效。此外，由於可以基於更新單元的劣化程度來調整更新率的增加程度，所以DRAM 70的應用相對靈活。

圖12是根據本揭露的一些實施例的又另一種DRAM的操作方法30的流程圖。參考圖12，操作方法30與參考圖10描述和說明的操作方法90類似，差別在於，操作方法30包括操作306、308、316和318。

在操作306中，監測由於該第二記憶胞的劣化而導致的一漏電流的一第二量值的增加，該漏電流與該第二記憶胞的該第二電壓準位相關聯。

在操作308中，判斷該第二量值是否變得高於一臨界量值Ith。如果否定，則操作方法30進行到操作810。如果是肯定的，則操作方法30進行到操作812。

在操作316中，監測由於一第三記憶胞的劣化而導致的一漏電流的一第三量值的增加，該漏電流與該第三記憶胞的該第三電壓準位相關聯。

在操作318中，判斷該第三量值是否變得高於臨界量值Ith。如果否定，則操作方法30進行到操作820。如果是肯定的，則操作方法30進行到操作822。

儘管在流程圖中，更新率係以兩個階段增加，增加到第一更新率，然後再從第一更新率增加到第二更新率，但是本揭露不限於此。更新率可以直接增加到第二更新率。

在本揭露中，可以由該第二記憶胞識別出一更新單元，該更新單元包括劣化的第一記憶胞，劣化的第一記憶胞儲存使用者資料。這樣，可以增加更新單元的更新率以防止使用者資料丟失。而且，由於可以識別出這種更新單元，所以不需要增加記憶體陣列的所有更新單元的更新率。結果，功耗相對高效。此外，由於可以基於第二記憶胞和第三記憶胞的劣化程度調整更新率的增加程度，所以DRAM的應用相對靈活。

本揭露之一實施例中，提供一種動態隨機存取記憶體（dynamic random access memory，DRAM）。該DRAM包括一記憶體陣列以及一控制元件。該記憶體陣列包括一更新單元。該更新單元包括一第一記憶胞以及一第二記憶胞。該第一記憶胞經配置以儲存資料。該第二記憶胞經配置以通過與該第一記憶胞一同被程式化而具有一儲存電能。該第一記憶胞和該第二記憶胞可由該記憶體陣列的同一列控制。該控制元件，經配置以當該第二記憶胞的該儲存電能變得低於一臨界電能時，將該更新單元的一更新率增加到一第一更新率。該臨界電能高於一標準電能。該標準電能用於判斷二進制邏輯。

在本揭露之另一實施例中，提供一種動態隨機存取記憶體（dynamic random access memory，DRAM）的操作方法。該操作方法包括：提供可由一列控制的一第一記憶胞，該第一記憶胞用於儲存資料；提供可由該列控制的一第二記憶胞一儲存電能，該第二記憶胞通過與該第一記憶胞一同被程式化具有該儲存電能；以及當該第二記憶胞的該儲存電能變得低於一臨界電能時，將包括該列的一更新單元的一更新率增加到該第一更新率。該臨界電能高於用於判斷二進制邏輯的一標準電能。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。

10‧‧‧DRAM

12‧‧‧控制元件

14‧‧‧記憶體陣列

14A‧‧‧第一更新單元

14B‧‧‧第二更新單元

WL1‧‧‧字元線

WL2‧‧‧字元線

M0‧‧‧電晶體

C0‧‧‧電容器

Vc‧‧‧電壓準位

140‧‧‧第一記憶胞

142‧‧‧第二記憶胞

Ec‧‧‧電能

16‧‧‧觀測元件

160‧‧‧感測器

Eth‧‧‧臨界電能

162‧‧‧比較器

164‧‧‧指示器

20‧‧‧操作方法

200‧‧‧操作

202‧‧‧操作

204‧‧‧操作

206‧‧‧操作

208‧‧‧操作

210‧‧‧操作

212‧‧‧操作

Vth1‧‧‧第一臨界電壓準位

Vth2‧‧‧第二臨界電壓準位

40‧‧‧操作方法

402‧‧‧操作

404‧‧‧操作

406‧‧‧操作

410‧‧‧操作

414‧‧‧操作

416‧‧‧操作

418‧‧‧操作

Ik‧‧‧量值

Ith1‧‧‧第一臨界量值

Ith2‧‧‧第二臨界量值

60‧‧‧操作方法

604‧‧‧操作

606‧‧‧操作

614‧‧‧操作

70‧‧‧DRAM

74‧‧‧記憶體陣列

74A‧‧‧第一更新單元

74B‧‧‧第二更新單元

144‧‧‧第三記憶胞

80‧‧‧操作方法

800‧‧‧操作

802‧‧‧操作

804‧‧‧操作

806‧‧‧操作

808‧‧‧操作

810‧‧‧操作

812‧‧‧操作

814‧‧‧操作

816‧‧‧操作

818‧‧‧操作

820‧‧‧操作

822‧‧‧操作

90‧‧‧操作方法

902‧‧‧操作

904‧‧‧操作

906‧‧‧操作

908‧‧‧操作

916‧‧‧操作

918‧‧‧操作

30‧‧‧操作方法

306‧‧‧操作

308‧‧‧操作

316‧‧‧操作

318‧‧‧操作

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1是根據本揭露的一些實施例的一種動態隨機存取記憶體（dynamic random access memory，DRAM）的方塊圖。 圖2是根據本揭露的一些實施例的一種DRAM的操作方法的流程圖。 圖3的方塊圖，說明圖1所示的該DRAM的一操作。 圖4是根據本揭露的一些實施例的另一種DRAM的操作方法的流程圖。 圖5的方塊圖，說明圖1所示的該DRAM的另一操作。 圖6是根據本揭露的一些實施例的又另一種DRAM的操作方法的流程圖。 圖7是根據本揭露的一些實施例的另一種DRAM的方塊圖。 圖8是根據本揭露的一些實施例的一種DRAM的操作方法的流程圖。 圖9的方塊圖，說明圖7所示的該DRAM的一操作。 圖10是根據本揭露的一些實施例的另一種DRAM的操作方法的流程圖。 圖11的方塊圖，說明圖7所示的該DRAM的另一操作。 圖12是根據本揭露的一些實施例的又另一種DRAM的操作方法的流程圖。

Claims (20)

1. 一種動態隨機存取記憶體（dynamic random access memory，DRAM），包括： 一記憶體陣列，包括： 一更新單元，包括： 一第一記憶胞，經配置以儲存資料；以及 一第二記憶胞，經配置以經由與該第一記憶胞一同被程式化而具有一儲存電能， 其中該第一記憶胞和該第二記憶胞可由該記憶體陣列的同一列控制；以及 一控制元件，經配置以當該第二記憶胞的該儲存電能變得低於一臨界電能時，將該更新單元的一更新率增加到一第一更新率，其中該臨界電能高於一標準電能，該標準電能用於判斷二進制邏輯。
2. 如請求項1所述的DRAM，其中該控制元件經配置以在增加該更新率之後不再降低該更新率。
3. 如請求項1所述的DRAM，其中該更新單元的一記憶胞的數量正相關於該更新率，該記憶胞的該儲存電能變的低於該臨界電能。
4. 如請求項1所述的DRAM，其中該儲存電能被降低一降低程度，其中該降低程度與該更新率成正相關。
5. 如請求項1所述的DRAM，更包括： 一觀測元件，經配置以監測由於該第二記憶胞的劣化而導致的該第二記憶胞的該儲存電能的減少。
6. 如請求項1所述的DRAM，其中該控制元件經配置以當該第二記憶胞的一電壓準位變得低於一臨界電壓準位時，將該更新率增加到該第一更新率，其中該臨界電壓準位高於一標準電壓準位，該標準電壓準位用於判斷二進制邏輯。
7. 如請求項6所述的DRAM，其中該臨界電壓準位是一第一臨界電壓準位， 其中該控制元件經配置以當該電壓準位變得低於該第一臨界電壓準位和一第二臨界電壓準位時，將該更新率從該第一更新率增加至一第二更新率， 其中該第二臨界電壓準位低於該第一臨界電壓準位並高於該標準電壓準位。
8. 如請求項1所述的DRAM，其中該控制元件經配置以當來自該第二記憶胞的一漏電流的一量值變得高於一臨界量值時，將該更新率增加到該第一更新率。
9. 如請求項8所述的DRAM，其中該臨界量值是一第一臨界量值， 其中該控制元件經配置以當該量值變得高於該第一臨界量值及一第二臨界量值時，將該更新率從該第一更新率增加到一第二更新率， 其中該第二臨界量值高於該第一臨界量值。
10. 如請求項1所述的DRAM，其中該更新單元更包括一第三記憶胞， 其中該控制元件經配置以當該第二記憶胞的該儲存電能變得低於該臨界電能時並且當該第三記憶胞的一儲存電能高於該臨界電能時，將該更新率增加到該第一更新率。
11. 如請求項10所述的DRAM，其中該控制元件經配置以當該第二記憶胞的該儲存電能和該第三記憶胞的該儲存電能均變得低於該臨界電能時，將該更新率從該第一更新率增加到一第二更新率。
12. 如請求項11所述的DRAM，其中該控制元件經配置以當該第二記憶胞的一電壓準位變得低於一臨界電壓準位時並且當該第三記憶胞的一電壓準位高於臨界電壓準位時，將該更新率增加到該第一更新率， 其中該臨界電壓準位高於一標準電壓準位，該標準電壓準位用於判斷二進制邏輯。
13. 如請求項12所述的DRAM，其中該控制元件經配置以當該第二記憶胞的該電壓準位和該第三記憶胞的該電壓準位均變得低於該臨界電壓準位時，將該更新率從該第一更新率增加到該第二更新率。
14. 如請求項11所述的DRAM，其中該控制元件經配置以當來自該第二記憶胞的一漏電流的一量值變得高於一臨界量值時以及當來自該第三記憶胞的一漏電流的一量值低於該臨界量值時，將該更新率增加至該第一更新率。
15. 如請求項14所述的DRAM，其中該控制元件經配置以當來自該第二記憶胞的該漏電流的該量值以及來自該第三記憶胞的該漏電流的該量值均高於該臨界量值時，將該更新率從該第一更新率提高到該第二更新率。
16. 一種動態隨機存取記憶體的操作方法，包括： 提供可由一列控制的一第一記憶胞，該第一記憶胞用於儲存資料； 提供可由該列控制的一第二記憶胞一儲存電能，該第二記憶胞經由與該第一記憶胞一同被程式化具有該儲存電能；以及 當該第二記憶胞的該儲存電能變得低於一臨界電能時，將一更新單元的一更新率增加到一第一更新率，該更新單元包括該列， 其中該臨界電能高於一標準電能，該標準電能用於判斷二進制邏輯。
17. 如請求項16所述的操作方法，更包括： 監測由於該第二記憶胞的劣化而導致的該儲存電能的減少。
18. 如請求項16所述的操作方法，更包括： 提高該更新率後，不再降低該更新率。
19. 如請求項16所述的操作方法， 其中提供可由該列控制的一第二記憶胞一儲存電能之該操作包括： 提供該第二記憶胞一電壓準位，以及 其中當該第二記憶胞的該儲存電能變得低於一臨界電能時，將一更新單元的一更新率增加到該第一更新率之該操作包括： 當該第二記憶胞的該電壓準位變得低於一臨界電壓準位時，將該更新率增加到該第一更新率，其中該臨界電壓準位高於一標準電壓準位，該標準電壓準位用於判斷二進制邏輯。
20. 如請求項16所述的操作方法，其中當該第二記憶胞的該儲存電能變得低於一臨界電能時，將一更新單元的一更新率增加到該第一更新率之該操作包括： 當來自該第二記憶胞的一漏電流的一量值變得高於一臨界量值時，將該更新率增加到該第一更新率。