CN106601285A - 存储器装置及其操作方法 - Google Patents

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Abstract

一种存储器装置包括多个存储器单元；非易失性存储器单元；测试控制单元，其检测数据保持时间小于第一参考时间和大于或等于第二参考时间的多个存储器单元的弱存储器单元，其中第二参考时间小于第一参考时间；编程控制单元，其控制通过测试控制单元被检测的存储器单元的地址在非易失性存储器单元内被编程；以及刷新控制单元，其控制与在非易失性存储器单元内储存的地址对应的存储器单元以比其它存储器单元更高的频率被刷新。

Description

存储器装置及其操作方法
相关申请的交叉引用
本申请要求2015年10月15日递交，申请号为10-2015-0143923的韩国专利申请的优先权，其全部内容在此并入本文。
技术领域
本发明的各种实施例通常涉及半导体技术和，更具体地，涉及一种存储器装置及其操作方法。
背景技术
存储器装置包括多个存储器单元。存储器装置的存储器单元，诸如，例如，动态随机存取存储器(DRAM)，可以包括充当开关的晶体管以及用于与数据对应的储存电荷的电容器。储存在存储器单元的电容器的数据的逻辑电平可以是高(逻辑电平1)或低(逻辑电平0)取决于储存在电容器内的电荷量。
理论上地，当数据以电荷的形式被储存在存储器单元电容器中时，是没有数据丢失或功耗的。然而，由于泄漏电流，储存的电荷可以被削减以及对应的数据丢失。例如，泄漏电流可以从金属氧化物半导体(MOS)的PN结引起。为了阻止储存电荷的削减和可能数据的丢失，存储器单元典型地周期性地被读取和充电，操作通常指的是刷新操作。
典型地，存储控制器以考虑到存储器装置的数据保持时间的预设周期对存储器装置周期性地实施刷新命令。例如，当存储器装置的数据保持时间是64ms，刷新操作应该以小于或等于64ms的时间周期对存储器装置的全部存储器单元被重复。
如果在制造中利用测试过程，包含在存储器装置内的一些存储器单元的数据保持时间被确定不会达到预设刷新周期，存储器装置被认为是有缺陷的并且被废弃。丢弃具有不足的保持时间的存储器单元的存储器装置大体上减少了存储器装置的制造收益。而且，存储器单元的数据保持时间即便在制造后可以因为各种因素被削减，所以即便存储器装置通过了测试过程，存储器单元也可能产生错误。因此，改进是急需的。
发明内容
本发明的各种实施例是针对适用于执行改进的刷新操作的存储器装置。更具体地，本发明的一方面涉及适用于对具有短保持时间的存储器单元执行刷新操作的存储器装置。本发明的另一方面涉及用于半导体装置的操作方法。
更进一步地，本发明的各种实施例是针对可以控制具有短保持时间的存储器单元的地址的存储器装置在内部非易失性存储器内被容易地编程。
在一个实施例中，存储器装置可以包括多个存储器单元；非易失性存储器单元；测试控制单元，其检测数据保持时间小于第一参考时间且大于或等于第二参考时间的多个存储器单元中的弱存储器单元，第二参考时间小于第一参考时间；编程控制单元，其控制由测试控制单元检测的存储器单元的地址以在非易失性存储器单元中被编程；以及刷新控制单元，其控制对应于储存在非易失性存储器单元内的地址的存储器单元以比其他存储器单元更频繁地被刷新。
在一个实施例中，用于存储器装置的操作方法可以包括检测在多个字线之中与弱字线联接的存储器单元的数据保持时间小于第一参考时间且大于或等于第二参考时间的弱字线，第二参考时间小于第一参考时间；对在非易失性存储器单元内的弱字线编程；以及比其它的字线更频繁地使用非易失性存储器单元中编程的地址刷新弱字线。
附图说明
图1是根据本发明的实施例的存储器装置框图；
图2是图1的存储器装置的测试控制单元的示例的细节图；
图3是图1的存储器装置的操作的流程图；
图4是图3的操作的检测步骤的示例的具体流程图。
具体实施方式
下面将参照附图更详细地描述各种实施例。然而，本发明可以不同的形式呈现且不应被解释为限于在本文中提出的实施例。而是，这些实施例被提供使得本公开是彻底且完整的并将本发明的范围充分传达给本领域技术人员。
在整个公开中，相似的参考编号指的是本发明的各种附图和实施例中的相似部件。
要注意的是在这个说明书中，“连接/联接”指的是一个组件不只是直接地联接到另一个组件但也间接地通过中间组件联接到另一个组件。
另外，单数形式可以包括复数形式只要其没有被特定地提出否定。
其应该理解，虽然术语“第一”、“第二”、“第三”等可以在此被用以描述多种元件、组件、区域、层和/或部分，这些元件、组件、区域、层或部分不应被限制在这些术语中。这些术语是被用以区分一个元件、组件、区域、层或部分。因此，以下所述的第一元件、组件、区域、层或部分在没有脱离本发明的精神和范围的情况下可以被叫做第二元件、组件、区域、层或部分。
术语“包括”、“包括有”、“包含”、“包含有”、“具有”以及“含有”在本说明书中被使用时其将更进一步地被理解，指出所陈述的特征、整体、操作、元件和/或组件的出现，但并不排除一个或多个其他特征、整体、操作、元件、组件和/或组在此的出现或附加。
如此作用的，术语“和/或”包括任何且全部一个或多个相关联的列举项目的组合。
在此所用的术语只是为了描述特定实施例且并不是旨在限定本公开。除非否定的限定，全部术语包括在此所用的技术的和科学的术语具有与一个属于本发明构思领域的通常技术人员通常理解相同的意思。其将更进一步地被理解术语，如那些在常用字典中的定义，应该被解释为具有与在相关领域背景下的意义相对应的意义并且将不会在理想化的或过度地正式的观念下被解释除非在此明确地被定义。
在以下的描述中，大量特定的细节被提出以提供本发明的彻底的理解。本公开可以没有一些或全部的这些特定细节而被实施。在其它示例中，公知的过程结构和/或过程并未详细地描述为了不会不必要地模糊本公开。
在下文中，本发明的各种实施例将参照附图被详细地说明。
图1是显示根据本发明的存储器装置的框图。
参照图1，存储器装置可以包括单元阵列110、刷新计数器120、地址锁存电路130，测试控制单元140、编程控制单元150、非易失性存储器单元160以及刷新控制单元170。
单元阵列110可以包括多个字线WL0至WL1023，多个位线BL0至BL127以及在字线和位线之间联接的多个存储器单元MC。字线、位线及存储器单元的数量可以根据设计而改变。
刷新计数器120可以在第一刷新信号REF1被激活的任何时候通过执行计数操作产生计数地址CNT_ADD<0:9>。刷新计数器120可以通过在第一刷新信号REF1被激活的任何时候对计数地址CNT_ADD<0:9>的值增加1。计数地址CNT_ADD<0:9>的值的增加1可能表示计数地址CNT_ADD<0:9>被改变以在这一次Kth字线被选择的情况下的下一次选择(K+1)th字线。
地址锁存电路130可以包括多个用以储存地址的锁存组LAT0至LAT3。地址锁存电路130可以存储在测试操作完成以后从测试控制单元140被传送的地址。例如，来自测试控制单元140的地址可以被传送至编程控制单元150且在非易失性存储器单元160内编程。非易失性存储器单元160可以随后传送编程了的地址至地址锁存单元130。在启动操作期间，地址锁存电路130可以随后以接收顺序储存从锁存组LAT0至LAT3中非易失性存储器单元160顺序传输的地址。当第二刷新信号REF2被激活。地址锁存电路130可以随后输出储存在锁存组LAT0至LAT3的地址。地址锁存电路130能够以一个接着另一个顺序地输出储存在锁存组LAT0至LAT3内的地址，例如，以地址被接收的相同顺序。从地址锁存电路130输出的地址可以被称为弱地址WEAK_ADD<0:9>以及可以被编址以选择弱字线。弱地址可以在通过测试控制单元140的测试操作执行期间被识别，如下细节所将要描述的。
测试控制单元140可以检测弱存储器单元或包含有包含在单元阵列110内的弱存储器单元的弱字线。弱存储器单元可以具有小于第一参考时间和大于或等于第二参考时间的数据保持时间，第二参考时间小于第一参考时间。更进一步地，全部存储器单元联接至弱字线数据可以具有大于或等于第二参考时间且小于第一参考时间的保持时间。在一个实施例中，第二参考时间可以第一参考时间的一半。例如，第一参考时间可以是64ms且第二参考时间可以是32ms。测试控制单元140可以根据在测试模式信号TM被激活时可以被设置的测试模式执行测试操作。测试模式信号TM可以从当测试操作开始直至用于被测量的弱地址的编程操作完成时被激活。
测试控制单元140的测试操作可以检测如下一个或多个弱字线。测试操作可以包括第一操作，根据第一操作测试控制单元140可以控制单元阵列110以允许相同的数据(例如，“0”或“1”)以被写入到全部存储器单元MC中。所以，在第一操作完成以后，储存在单元阵列110的存储器单元里的数据可以是全部相同的，“0”或“1”。写入数据“1”至全部的单元阵列110的存储器单元的第一操作将被描述如下，作为一个示例。测试控制单元140可以生成用于选择与在测试操作期间用于数据读取或数据写入的相应字线的测试地址TEST_ADD<0:9>。
测试操作可以包括第二操作，其中测试控制单元140可以控制单元阵列110以与第二参考时间对应的周期被刷新。当单元阵列110的每一字线以与第二参考时间对应的周期被刷新时，具有小于第二参考时间的数据保持时间的存储器单元可能丢失它们自己的数据。具有大于或等于第二参考时间的数据保持时间的存储器单元的数据可能被保留。在第二操作中，测试控制单元140可以控制刷新控制单元170以允许单元阵列110的每一字线以与第二参考时间对应的周期被刷新。
当单元阵列110被刷新，测试控制单元140可以为每一字线读取数据片且可以通过XOR操作组合数据片。当XOR操作结果是“0”时，其可以代表读取数据的片的值全部相同。当XOR操作结果是“1”时，其可以代表读取数据的片的一个或多个值为与其他值不同。因为全部被写入至字线的数据被反转的可能性非常低，当XOR操作结果是“0”时，测试控制单元140可以检测字线作为第一字线。当XOR操作结果为1时，测试控制单元140可能不会检测字线作为第一字线。被读取的字线可以通过测试地址TEST_ADD<0:9>被选择。
测试操作可以包括第三操作，其中测试控制单元140可以控制第一字线以与第一参考时间对应的周期被刷新。当单元阵列110的每一字线以与第一参考时间对应的周期被刷新时，具有小于第一参考时间的数据保持时间的存储器单元的数据会丢失，且存储器单元的数据其数据保持时间为大于或等于第一参考时间时可以被保留。在第三操作中，测试控制单元140可以控制刷新控制单元170以允许单元阵列110的每一字线以与第一参考时间对应的周期被刷新。
当单元阵列110被刷新，测试控制单元140可以为每一字线读取数据片且可以通过XOR操作组合数据片。被读取的字线可以通过测试地址TEST_ADD<0:9>被选择。测试控制单元140可以不检测第一字线，第一字线的XOR操作结果为“0”，为弱字线，且测试控制单元140可以检测第一字线，第一字线的XOR操作结果为“1”，为弱字线。测试控制单元140可以存储弱字线的地址直至测试完成。
在测试操作完成后，测试控制单元140可以传输一个或多个被检测的弱字线至编程控制单元150。被检测的弱字线可以是一个或多个。当被检测的弱字线为两个或更多时，测试控制单元140可以顺序地传输弱地址至编程控制单元150，例如依检测顺序。在变换中，当被检测的弱字线为两个或更多时，测试控制单元140可以同时传输弱地址至编程控制单元150。在测试操作完成后，测试控制单元140可以控制编程控制单元150以允许被检测的弱字线的地址在非易失性存储器单元160内被编程。
一个或多个信号传输线101可以被利用以传输在测试控制单元中被检测的地址至编程控制单元150以及用以传输用于控制编程控制单元150的信号以允许其中储存的地址在非易失性存储器160中被编程。
同样地，一个或多个，优选地多个信号传输线102可以被利用以传输用以控制刷新控制单元170的信号以用与在第二操作中的第二参考时间对应的周期刷新每一字线以及以用与在第三操作中的第一参考时间对应的周期刷新每一字线。
编程控制单元150可以储存从地址锁存电路120被传输的检测地址DET_ADD<0:9>或从外部装置被接收的外部地址EXT_ADD<0:9>。编程控制单元150可以控制储存的地址以在非易失性存储器单元160中被编程。当检测地址DET_ADD<0:9>或外部地址EXT_ADD<0:9>为两个或更多，编程控制单元150可以控制地址在非易失性存储器单元160中根据特定顺序以顺序地被编程。可选地，当检测地址DET_ADD<0:9>或外部地址EXT_ADD<0:9>为两个或更多，编程控制单元150可以控制地址在非易失性存储器单元160内同时被编程。当测试模式信号TM被激活，编程控制单元150可以储存检测地址DET_ADD<0:9>且控制检测地址DET_ADD<0:9>在非易失性存储器单元160内被编程。当用以控制发布包修复操作的信号PPR被激活，编程控制单元150可以储存外部地址EXT_ADD<0:9>且可以控制外部地址EXT_ADD<0:9>在非易失性存储器单元160中被编程。
非易失性存储器单元160可以储存由测试控制单元140检测的弱字线的地址。非易失性存储器可以是任意一个电熔丝阵列电路、NAND闪速存储器、NOR闪速存储器、磁随机存取存储器(MRAM)、自旋转移力矩磁阻随机存取存储器(STT-MRAM)、电阻式随机存取存储器(ReRAM)、相变随机存取存储器(PC RAM)等。
当启动信号BOOT_UP被激活，非易失性存储器单元160可以传输弱字线的储存的地址至地址锁存电路120。当弱字线的储存的地址为两个或更多，非易失性存储器单元160能够以特定顺序而顺序地传输地址至地址锁存电路120，例如，以检测或储存的顺序。一个或多个，优选多个信号传输线103可以被利用以在非易失性存储器160传输储存的弱字线的地址至地址锁存电路120。并且一个或多个，优选多个信号传输线可以被利用以在编程控制单元150内传输多个用于控制非易失性存储器单元160的编程操作的控制信号。更进一步地一个或多个，优选多个信号传输线105可以被利用以在测试控制单元140和单元阵列110之间传输信号。用于控制单元阵列110的信号以通过传输线105执行测试操作，并且从单元阵列110的数据读取READ_DATA可以通过传输线105被传输至测试控制单元140。
当刷新信号REF在响应刷新命令而被激活时，刷新控制单元170可以激活第一刷新信号REF1。当刷新信号REF在预确定的时间数被激活时，也就是一次或多次，刷新控制单元170可以激活第二刷新信号REF2。当第二操作通过测试控制单元140被执行，刷新控制单元170可以激活第一刷新信号REF1，其在每一字线可以在第二参考时间的单元内被刷新的间隔内。当第三操作通过测试控制单元140被执行，刷新控制单元170可以激活REF1，其在每一字线可以在第一参考时间的单元内被刷新的间隔内。
当第一刷新信号REF1在单元阵列110内被激活时，与计数地址CNT_ADD<0:9>对应的字线可以被刷新。当第二刷新信号REF2被激活时，与弱地址WEAK_ADD<0:9>对应的字线可以被刷新。
当存储器装置执行测试操作，测试模式被设置时，全部的在单元阵列110内的存储器单元MC可以被写入“1”。然后，每一字线能够以与第二参考时间对应的周期被刷新。带有一个或多个存储器单元联接至其的具有不被保留的数据的字线，不会被检测为第一字线。带有全部它们的存储器单元联接至其的具有被保留的数据的字线，可以被检测为第一字线。
在第一字线的检测完成时，每一字线以与第一参考时间对应的周期被刷新。带有一个或多个存储器单元联接至其的具有不被保留的数据的第一字线可以被检测为弱字线。带有全部它们的存储器单元联接至其的具有被保留的数据的字线，不会被检测为弱字线。
在测试完成之前被检测的弱字线可以被储存在测试控制单元140内，且可以被传输至地址锁存电路120以存储在其中。存储在地址锁存电路120内的地址可以在测试控制单元140和编程控制单元150的控制下在非易失性存储器单元160内被编程。
在存储器装置的启动操作中，储存在非易失性存储器单元160内的地址可以被传输至地址锁存电路120以储存在其中。在一般的操作中，存储器装置可以在字线上顺序地执行第一刷新。对于刷新周期其中字线被第一刷新一次，存储器装置可以在与储存在地址锁存电路120内的地址对应的字线(即，弱字线)上执行第二刷新一次。因此，对于刷新周期，因为弱字线被刷新两次或更多且其他字线被刷新一次，弱字线相较于其他字线可以更频繁地被刷新。
图2是图1中显示的测试控制器单元140的细节图。
参照图2，测试控制单元140可以包括测试电路210、数据组合单元220以及多个地址储存单元230_0至230_3。
测试电路210可以是用于生成多种执行测试操作所需求的控制信号的电路。测试电路210可以响应测试模式信号TM而被激活或失效。当测试电路210被激活，测试电路210可以产生控制信号和测试电路210可以执行多种控制。
数据组合单元220可以在第二和第三操作中的每一字线中读取的数据上通过XOR操作(即，XOR组合)产生被操作的数据COM_DATA。测试电路210可以根据操作数据COM_DATA的值检测弱字线。当弱字线被检测，测试电路210可以允许与弱字线对应的测试地址TEST_ADD<0:9>以存储在地址存储器单元230_0至230_3。
地址储存单元230_0至230_3可以储存与测试操作期间被检测的弱字线对应的测试地址TEST_ADD<0:9>。地址储存单元230_0至230_3可以响应与其对应的选择信号SEL<0:3>而被选择。当地址储存单元230_0至230_3被选择时，地址储存单元230_0至230_3可以储存测试地址TEST_ADD<0:9>或可以输出储存的地址。
图3是图1所示的存储器装置的操作的流程图。
参照图3，存储器装置的操作可以包括检测操作S310，编程操作S320和刷新操作S330。
在检测操作S310中，弱字线可以被检测。弱字线可以基于存储器单元是否联接至其达到预设的数据保持时间的条件而被检测。例如，弱字线，当联接至其的全部存储器单元的数据保持时间为大于或等于第二参考时间且联接至其的存储器单元中的一个或多个存储器单元的数据保持时间小于第一参考时间的时候可以被检测为弱字线。
在编程操作S320中，在检测操作S310中被检测的弱字线的地址可以在非易失性存储器单元160内被编程。非易失性存储器单元160可以包括电熔丝阵列。不考虑存储器装置的电源供应时在非易失性存储器单元160中储存的弱字线的地址可以被保留。
在刷新操作S330中，基于储存在非易失性存储器单元160内的地址，弱字线可以相较于其他字线更频繁地被刷新。而且，在刷新操作S330中，包括在单元阵列110中的字线WL0至WL1023对于刷新周期顺序地被第一刷新一次，且弱字线可以对于刷新周期被第二刷新一次或多次。
图4是用于说明图3的检测操作S310的具体流程图。
参照图4，检测操作S310可以包括写操作S410，第一检测操作S420和第二检测操作S430。
在写操作S410中，相同数据可以被写入至在单元阵列110内的全部存储器单元MC。例如，“1”可以被写入至在单元阵列110中的全部存储器单元MC。
在第一检测操作S420中，字线WL0至WL1023可以在于第二参考时间对应的周期被刷新。在第一检测操作S420中，字线，在联接至其的全部存储器单元的数据保持时间为大于或等于第二参考时间时，可以基于用于从每一字线被读取的数据的XOR操作结果而被检测为第一字线。
在第二检测操作S430中，在第一检测操作S420中被检测的第一字线在与第一参考时间对应的时期内可以被刷新。而且，第一字线，当联接至其的存储器单元中的一个或多个的存储器单元的数据保持时间小于第一参考时间时，基于用于从第一字线被读取的数据的XOR操作结果而可以被检测为弱字线。
根据本发明的实施例的存储器装置和操作方法可以在不替换字线的情况下通过增加刷新频率而激活可修复弱字线的检测。被检测的弱字线的地址在没有任何存储器装置的外部命令下可以在非易失性存储器单元160内被编程。而且，由于弱字线的操作错误可以通过使用在非易失性存储器单元160内被编程的弱字线的地址增加刷新频率而被减少。
尽管为了说明的目的已经描述了各种实施例，但对于本领域技术人员将显而易见的是，在不脱离如权利要求所限定的本发明的精神和范围的情况下可以做出各种改变和变换。

Claims (17)

1.一种存储器装置，其包括：
多个用于储存数据的存储器单元；
非易失性存储器单元；
测试控制单元，适于检测在所述多个存储器单元中的弱存储器单元；
编程控制单元，适于控制在所述非易失性存储器单元中被编程的被检测的弱存储器单元的地址；以及
适于比其他存储器单元更频繁地刷新在非易失性存储器单元内储存的所述地址的刷新控制单元。
2.根据权利要求1的存储器装置，其中被检测的弱存储器单元具有小于第一参考时间且大于或等于第二参考时间的数据保持时间，所述第二参考时间小于所述第一参考时间。
3.根据权利要求2的存储器装置，其中所述测试控制单元控制相同的数据以被写入至所述存储器单元，控制所述存储器单元以在与所述第二参考时间对应的时期被刷新，基于用于从存储器单元读取的数据的XOR操作结果而检测具有大于或等于所述第二参考时间的所述数据保持时间的所述一个或多个第一存储器单元，控制所述一个或多个第一存储器单元以与所述第一参考时间对应的时期而被刷新，以及基于用于从第一存储器单元读取的数据的XOR操作结果而检测所述弱存储器单元。
4.根据权利要求3的存储器装置，其中所述编程控制单元储存从所述测试控制单元被检测的所述弱存储器单元的所述地址，直至所述弱存储器单元的检测完成为止，以及在所述弱存储器单元的检测完成后，所述编程控制单元控制所述被储存的地址在所述非易失性存储器单元中顺序地被编程。
5.根据权利要求3的存储器装置，其中所述非易失性存储器单元包括电熔丝阵列。
6.根据权利要求3的存储器装置，其中所述刷新控制单元控制与存储在所述非易失性存储器单元内的所述地址对应的所述存储器单元以在其中所述存储器单元被第一刷新的刷新时期内被第二刷新一次或更多。
7.根据权利要求3的存储器装置，更进一步地包括：
多个字线，每个联接至一个或多个存储器单元，以及
所述测试控制单元检测与所述弱存储器单元联接的所述字线的弱字线。
8.根据权利要求7的存储器装置，其中所述测试控制单元检测联接至其的全部存储器单元的所述数据保持时间为大于或等于所述第二参考时间的所述字线的一个或多个所述第一字线，以及检测所述一个或多个第一字线的所述弱字线。
9.根据权利要求7的存储器装置，其中所述编程控制单元控制所述弱字线的所述地址在所述非易失性存储器单元内被编程。
10.根据权利要求8的存储器装置，其中所述测试控制单元控制相同的数据被写入至全部所述存储器单元，控制所述字线以与所述第二参考时间对应的时期被刷新，基于用于从所述字线被读取的数据的XOR操作的结果而检测联接至其的全部存储器单元的所述数据保持时间为大于或等于所述第二参考时间的所述一个或多个第一字线，控制所述一个或多个第一字线以与所述第一参考时间对应的时期被刷新，以及基于用于从所述第一字线被读取的数据的XOR操作的结果而检测所述弱字线。
11.根据权利要求10的存储器装置，其中当所述第一字线被检测时，所述测试控制单元检测当用于从所述字线被读取的数据的所述XOR操作的结果为第一值作为第一存储器单元时的字线，以及当所述弱字线被检测时，检测当用于从所述第一字线被读取的数据的所述XOR操作的结果为第二值作为所述弱字线时的字线。
12.根据权利要求7的存储器装置，其中所述编程控制单元储存从所述测试控制单元被检测的所述弱存储器单元的地址直至所述弱字线的检测完成为止，以及在所述弱字线的检测完成后，所述编程控制单元控制所述储存的地址在所述非易失性存储器单元中被顺序地编程。
13.根据权利要求7的存储器装置，其中所述刷新控制单元控制与存储在所述非易失性存储器单元中的地址对应的所述弱字线在其中所述字线被第一刷新的刷新时期中被第二刷新一次或更多。
14.一种存储器装置的操作方法，所述方法包括：
检测弱字线，其联接有具有小于第一参考时间和大于或等于第二参考时间的数据存储时间的存储器单元，所述第二参考时间小于所述第一参考时间；
编程在非易失性存储器单元内的所述弱字线的地址；以及
使用在所述非易失性存储器单元内的被编程的地址比其它字线更频繁地刷新所述弱字线。
15.根据权利要求14的操作方法，其中所述检测所述弱字线包括：
写入所述相同的数据至联接至所述字线的存储器单元；
以与所述第二参考时间对应的时期刷新所述字线；
根据用于从所述字线的存储器单元被读取的数据的XOR操作结果检测一个或多个第一字线；
以与所述第一参考时间对应的时期刷新所述一个或多个第一字线；
根据用于从所述一个或多个第一字线的存储器单元被读取的数据的XOR操作结果检测弱字线。
16.根据权利要求15的操作方法，其中所述检测所述第一字线包括：
当所述第一字线被检测时，检测当用于被读取的数据的XOR操作结果为第一值作为所述第一字线时的字线，以及
当所述弱字线被检测时，检测当用于被读取的数据的XOR操作结果为第二值作为所述弱字线时的所述第一字线。
17.根据权利要求15的操作方法，其中所述刷新包括控制与储存在所述非易失性存储器单元内的所述地址对应的所述字线在其中所述存储器装置被第一刷新的刷新时期内被第二刷新一次或更多。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109658971A (zh) * 2017-10-12 2019-04-19 南亚科技股份有限公司 动态随机存取存储器及其操作方法
CN109961813A (zh) * 2017-12-22 2019-07-02 南亚科技股份有限公司 动态随机存取存储器
CN111863105A (zh) * 2019-04-24 2020-10-30 长鑫存储技术有限公司 存储单元检测方法及存储器检测方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102471608B1 (ko) 2016-06-03 2022-11-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 구동 방법
KR102517700B1 (ko) * 2016-06-10 2023-04-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR102468710B1 (ko) * 2018-03-26 2022-11-21 에스케이하이닉스 주식회사 메모리 장치와 메모리 컨트롤러를 포함하는 메모리 시스템, 및 그의 동작방법
US10929224B2 (en) * 2019-06-20 2021-02-23 Western Digital Technologies, Inc. Partial XOR protection

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1482619A (zh) * 2002-09-11 2004-03-17 株式会社日立制作所 使用动态随机存取存储器和闪存的系统和方法
US20090161459A1 (en) * 2007-12-20 2009-06-25 Agere Systems Inc. Dynamic Random Access Memory With Low-Power Refresh
CN102246241A (zh) * 2008-12-18 2011-11-16 桑迪士克股份有限公司 非易失性存储器的数据刷新
CN102800353A (zh) * 2011-05-25 2012-11-28 三星电子株式会社 刷新存储器器件的方法、刷新地址产生器和存储器器件
US20120300568A1 (en) * 2011-05-25 2012-11-29 Samsung Electronics Co., Ltd. Method of Refreshing a Memory Device, Refresh Address Generator and Memory Device
US20140241093A1 (en) * 2013-02-25 2014-08-28 Samsung Electronics Co., Ltd. Devices, systems and methods with improved refresh address generation
CN104036825A (zh) * 2013-03-07 2014-09-10 三星电子株式会社 存储器控制器和包括存储器控制器的存储器系统
KR20150017276A (ko) * 2013-08-06 2015-02-16 삼성전자주식회사 리프레쉬 레버리징 효율을 향상시키는 휘발성 메모리 장치의 리프레쉬 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8630141B2 (en) 2011-01-28 2014-01-14 Micron Technology, Inc. Circuits and methods for providing refresh addresses and alternate refresh addresses to be refreshed
KR20140113191A (ko) * 2013-03-15 2014-09-24 삼성전자주식회사 반도체 메모리 장치 및 이의 리프레쉬 방법
KR102031147B1 (ko) 2013-04-04 2019-10-14 에스케이하이닉스 주식회사 메모리 장치, 메모리 장치 및 메모리 시스템의 동작방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1482619A (zh) * 2002-09-11 2004-03-17 株式会社日立制作所 使用动态随机存取存储器和闪存的系统和方法
US20090161459A1 (en) * 2007-12-20 2009-06-25 Agere Systems Inc. Dynamic Random Access Memory With Low-Power Refresh
CN102246241A (zh) * 2008-12-18 2011-11-16 桑迪士克股份有限公司 非易失性存储器的数据刷新
CN102800353A (zh) * 2011-05-25 2012-11-28 三星电子株式会社 刷新存储器器件的方法、刷新地址产生器和存储器器件
US20120300568A1 (en) * 2011-05-25 2012-11-29 Samsung Electronics Co., Ltd. Method of Refreshing a Memory Device, Refresh Address Generator and Memory Device
US20140241093A1 (en) * 2013-02-25 2014-08-28 Samsung Electronics Co., Ltd. Devices, systems and methods with improved refresh address generation
CN104036825A (zh) * 2013-03-07 2014-09-10 三星电子株式会社 存储器控制器和包括存储器控制器的存储器系统
KR20150017276A (ko) * 2013-08-06 2015-02-16 삼성전자주식회사 리프레쉬 레버리징 효율을 향상시키는 휘발성 메모리 장치의 리프레쉬 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
章铁飞: "基于程序访存模式的存储系统节能技术研究", 《万方数据库》 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109658971A (zh) * 2017-10-12 2019-04-19 南亚科技股份有限公司 动态随机存取存储器及其操作方法
CN109658971B (zh) * 2017-10-12 2020-09-25 南亚科技股份有限公司 动态随机存取存储器及其操作方法
CN109961813A (zh) * 2017-12-22 2019-07-02 南亚科技股份有限公司 动态随机存取存储器
CN111863105A (zh) * 2019-04-24 2020-10-30 长鑫存储技术有限公司 存储单元检测方法及存储器检测方法

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Publication number Publication date
US9818491B2 (en) 2017-11-14
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