KR950013739B1 - 반도체 장치 및 그 제조방법 - Google Patents

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KR950013739B1 KR1019910012000A KR910012000A KR950013739B1 KR 950013739 B1 KR950013739 B1 KR 950013739B1 KR 1019910012000 A KR1019910012000 A KR 1019910012000A KR 910012000 A KR910012000 A KR 910012000A KR 950013739 B1 KR950013739 B1 KR 950013739B1
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Abstract

내용 없음.

Description

반도체 장치 및 그 제조방법
제 1 도는 본 발명의 일실시예에 의한 반도체 장치를 나타낸 도면.
제 2 도 내지 제 4 도는 각기 본 발명의 일실시예에 의한 반도체 장치의 제조방법을 나타낸 도면.
제 5 도 내지 제 7 도는 각기 본 발명의 다른 실시예에 의한 반도체 장치의 제조방법을 나타낸 도면.
제 8 도 내지 제 10 도는 각기 종래의 반도체 장치의 제조방법을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
101 : P형 반도체 기판 102 : 소자분리 산화막
103 : 산화실리콘막 104 : MOSFET의 게이트 전극
105 : N형 확산층 106A, 106B : 층간절연막
107A,107B : 콘택트홀 108 : 콘덴서의 하부전극
109 : 캐패시터 절연막 110 : 콘덴서의 상부전극
111 : 비트선 112 : 내산화성 재료
113 : 층간절연막 114 : 산화막
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 특히 미세배선을 갖는 고밀도 LSI에 사용되는 반도체 장치 및 그 제조방법에 관한 것이다.
종래, 반도체장치, 예를 들면 비트선이 형성된 DRAM의 메모리셀은 제 8 도(a) 내지 (c)에 나타낸 바와 같은 구조를 하고 있다. 여기서, 동 도면(b)는 동도면 (a)의 A-A'선에 따른 단면도이고, 동 도면(c)는 동 도면(a)의 B-B'선에 따른 단면도이다. 또 701은 P형 반도체 기판, 702는 소자분리산화막, 703은 산화실리콘막, 704는 MOSFET의 게이트 전극, 705는 N형 확산층, 706A, 706B는 층간절연막, 707A, 707B는 콘택트홀, 708은 콘덴서의 하부전극, 709는 캐패시터 절연막, 710은 콘덴서의 상부전극, 711은 비트선이다. 그리고, 상기 메모리 셀상에는 통상, 평탄화된 층간절연막, 예를 들면 BPSG막이 형성된다. 또, 상기 절연막에는 금속(예를 들면 A1)배선이 형성된다. 또한 상기 금속배선상에는 패시베이션막이 형성되며, DRAM이 완성된다. 이하 DRAM이 완성되기까지의 제조방법을 제 8 도 내지 제 10 도를 참조하면서 설명한다.
먼저, 제 8 도에 도시된 바와 같이, P형 반도체 기판(701)상에 소자분리막(702)을 형성한다. 또, P형 반도체 기판(701)의 소자영역상에 산화실리콘막(703), 게이트전극(704), 및 N형 확산층(705)을 각기 주지의 방법으로 형성하고, MOSFET을 형성한다. 전면(全面)에 층간 절연막(706A)을 형성한 다음, N형 확산층(소스)(705)에 이르는 콘택트홀(707A)을 개공(開孔)한다. 또 콘택트홀(707A)상에 콘덴서의 하부전극(708), 캐패시터 절연막(709), 및 콘덴서의 상부전극(710)을 형성하고, DRAM의 셀 캐패시터를 형성한다. 전면에 층간절연막(706B)을 형성한 다음, N형 확산층(드레인)(705)에 이르는 콘택트홀(707B)을 개공한다. 그 다음, 층간절연막(706B) 및 콘택트홀(707B)상에 비트선(711)을 형성한다. 여기서 비트선(711)은 예를들면 MoSi2, WSi2등의 실리사이드막을 스퍼터링법에 의해 피착함으로서 형성된다.
다음에 제 9 도에 나타낸 바와 같이 전면에 층간절연막(712), 예를들면 붕소(B), 인(P)등을 포함한 실리케이트유리(BPSG막)을 형성한다. 여기서 동도면(b)에 나타낸 바와 같이, 비트선(711)근방에 있어서는 층간절연막(712)의 단차(段差)가 크게 되어 있다.
다음에 제 10 도에 나타낸 것처럼 산화성 분위기 하에서, 고온의 열처리(어닐링)을 하고, 층간절연막(712)의 표면을 평탄화 한다. 이때 산화제는 층간절연막(721)을 통과하여, 실리사이드막으로 구성되는 비트선(711)을 산화시킨다. 이 때문에 비트선(711)의 표면에는 산화막(713)이 형성된다. 그 다음, 평탄화된 층간절연막(712)상에 금속(예를 들면 A1)배선(714)을 형성한다. 또 전면에 패시베이션막(715)을 형성하여, DRAM을 완성한다.
그러나, 상술한 바와 같은 제조방법에서는 스퍼터링법에 의해 형성된 비트선(711)은 스텝커버리지가 나쁘며, 평면상과 비교하여 콘택트홀(707B)내에서는 막 두께가 얇아지는 것이 알려져 있다. 따라서, 이 상태에서 산화성 분위기하에서 열처리하면 콘택트홀(707B)내의 비트선(711)의 얇게 된 부분이 산화되어 버려, 단선이나 저항의 증대를 유발한다. 즉, 충분한 수율, 신뢰성이 얻어지지 않는다고 하는 결점이 있다.
이처럼 종래의 반도체 장치는 콘택트 홀부에서는 배선의 스텝커버리지가 나빴었다. 이 때문에 나중에 열처리를 실시하면 산화제가 배선과 반응하여, 산화막을 형성하기 때문에, 콘택트홀내의 배선이 얇아진 부분에서는 단선이나 저항의 증대하고 하는 사태가 발생하는 결점이 있었다.
본 발명은 상기 결점을 해결하고자 이루어진 것이며, 콘택트홀내에서 배선의 단선이나 저항의 증대를 방지함으로써, 고수율, 고신뢰성을 얻을 수 있는 반도체 장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 본 발명의 반도체 장치는 제 1 도전층과, 상기 제 1 도전층에 이르는 콘택트홀을 갖는 절연층과, 상기 콘택트홀을 통해 상기 제 1 도전층에 접속되는 제 2 도전층과, 상기 제 2 도전층 표면의 최소한 일부에 형성되는 내산화성 재료를 구비한다.
본 발명의 반도체 장치의 제조방법은 먼저 반도체기판의 표면영역에 제 1 도전층을 형성하고, 상기 반도체 기판상에 제 1 절연층을 형성한다. 또, 상기 제 1 절연층에 상기 제 1 도전층에 이르는 콘택트홀을 형성한다. 또한 전면에 제 2 도전층을 형성한 다음, 상기 제 2 도전층을 패터닝한다. 또, 전면에 내산화성 재료를 형성하고, 전면에 제 2 절연층을 형성한다. 이 다음 산화성 분위기 하에서 열처리하는 단계들을 포함한다.
또, 본 발명의 반도체 장치의 제조방법은 먼저 반도체기판의 표면영역에 제 1 도전층을 형성하고, 상기 반도체 기판상에 제 1 절연층을 형성한다. 또, 상기 제 1 절연층에 상기 제 1 도전층에 이르는 콘택트홀을 형성한다. 또한 전면에 제 2 도전층을 형성하고, 전면에 내산화성 재료를 형성한다. 또 상기 내산화성 재료 및 상기 제 2 도전층을 패터닝하고, 전면에 제 2 절연층을 형성한다. 그 다음, 산화 분위기 하에서 열처리하는 단계들을 포함한다.
상기 구성에 의하면, 제 2 도전층 표면에 최소한 일부에는 내산화성 재료가 형성되어 있다. 이 때문에 콘택트홀내에서의 배선의 단선이나 저항의 증대를 방지할 수 있고, 고수율, 고신뢰성의 반도체 장치를 제공할 수 있다.
또, 상기 방법에 의하면 콘택트홀내의 도전층이 얇게된 부분에 내산화성 재료를 덮을 수 있다. 또 필요에 따라서 콘택트홀 밖의 도전층의 일부에 내산화성 재료를 덮을수 있다. 이 때문에 단선 등을 일으킴이 없이, 배선의 저저항화를 달성할 수 있다.
[실시예]
이하, 도면을 참조하면서 본 발명의 일실시예에 대해 상세히 설명한다. 제 1 도는 본 발명의 일상시예에 의한 반도체장치를 나타낸 것이다. 동 도면(b)는 동 도면(a)의 A-A'선에 따른 단면도이고, 동 도면(c)는 동도면(a)의 B-B'선에 따른 단면도이다. 여기서 101은 P형 반도체기판, 102는 소자분리 산화막, 103은 산화실리콘막, 104는 MOSFET의 게이트 전극, 105는 N형 확산층(제 1 도전층), 106A, 106B는 층간절연막(절연층), 107A, 107b는 콘택트홀, 108은 콘덴서의 하부전극, 109는 캐패시터 절연막, 110은 콘덴서의 상부전극, 111은 비트선(제 2 도전층)이다.
즉, P형 반도체기판(101)상에는 소자분리산화막(102)이 형성되어 있다. 또 P형 반도체 기판(101)의 소자 영역상에 산화실리콘막(103), 게이트전극(104), 및 N형 확산층(105)이 각기 형성되며, 이들에 의해 MOSFET가 구성되어 있다. 전면에는 층간절연막(106A)이 형성되며, 층간절연막(106A)에는 N형 확산층(소스)(105)에 이르는 콘택트홀(107A)이 개공되어 있다. 또 콘택트홀(107A) 상에는 콘덴서의 하부전극(108), 캐패시터 절연막(109), 및 콘덴서의 상부전극(110)이 형성되며, DRAM의 셀캐패시터가 구성되어 있다. 전면에는 층간절연막(106B)이 형성되며, 층간절연막(106B)에는 N형 확산층(드레임)(105)에 이르는 콘택트홀(107B)이 개공되어 있다. 층간절연막(106B) 및 콘택트홀(107B)상에는 예를 들면 MoSi2, WSi2등의 실리사이드 막에 의해 구성되는 비트선(111)이 형성되어 있다. 또 비트선(111)의 표면에는 예를 들어 Si3N4로 구성되는 내산화성재료(112)가 형성되어 있다.
이와같은 구성에 의하면 비트선(111)은 내산화성제료(112)에 의해 그 표면이 덮여 있다. 즉, 동 도면(a) 및 (b)에서도 알 수 있듯이, 콘텍트홀(107B)내의 비트선(111)이 얇아진 부분은 내산화성 재료(112)에 의해 덮여 있기 때문에, 열처리시에 산화제에 의해 산화되는 일이 없다. 따라서 콘택트홀(107B)내의 비트선(111)의 산화에 의해 단선이나 저항치의 증대를 방지할 수 있다.
제 2 도 내지 제 4 도는 본 발명의 일실시예에 의한 반도체장치의 제조방법을 나타낸 것이다.
먼저 제 2 도에 나타낸 바와 같이, P형 반도체 기판(101)상에 소자분리산화막(102)을 형성한다. 또 P형 반도체 기판(101)의 소자영역상에 산화 실리콘막(103), 게이트 전극(104), 및 N형 확산층(제 1 도전층)(105)을 각기 주지의 방법으로 형성하고, MOSFET를 형성한다. 전면에 층간절연막(106A)을 형성한 다음, N형 확산층(소스)(105)에 달하는 콘택트홀(107A)을 개공한다.
또, 콘택트홀(107A)상에 콘덴서의 하부전극(108), 캐패시터 절연막(109), 및 콘덴서의 상부 전극(110)을 형성하고, DRAM의 셀캐패시터를 형성한다. 전면에 층간절연막(106B)을 형성한 다음, N형 확산층(드레인)(105)에 이르는 콘택트홀(107B)을 개공한다. 그 다음, 층간절연막(106B) 및 콘택트홀(107B)상에 비트선(제 2 도전층)(111)을 형성한다. 여기서 비트선(111)은 예를 들어 MoSi2, WSi2, 등의 실리사이드막을 스퍼터링법에 의해 피착함으로써 형성된다.
다음에 제 3 도에 나타낸 것처럼 전면에 예를 들면 SiN막을 형성한다. 또, 내산화성재료(112)상에 층간 절연막(제 2 절연층)(113), 예를 들면 붕소(B), 인(P)등을 포함한 실리케이트 유리(BPSG막)을 형성한다. 여기서 동도면(b)에 나타낸 것처럼 비트선(111)근방에 있어서는 층간절연막(113)의 단차가 크게 되어 있다.
다음에, 제 4 도에 나타낸 것처럼, 산화성 분위기하에서, 고온의 열처리(어닐링)를 하여, 층간절연막(13)표면을 평탄화 한다. 이때, 산화제는 층간절연막(13)을 통과하지만, 비트선(111)의 표면이 내산화성재료(112)에 의해 덮여 있기 때문에 콘택트홀(107B)내의 비트선(111)은 산화되는 일이 없다. 그 다음, 도시하지는 않았지만, 층간절연막(113)상에 금속(예를들면 Al)배선을 형성한다. 또 전면에 패시베이션막을 형성하여, DRAM을 완성한다.
이와같은 방법에 의하면 콘택트홀(107B)내의 비트선(111)의 얇아져 있는 부분에도 내산화성 재료(112)가 덮여 있기 때문에, 그 다음에, 열처리를 해도 콘택트홀(107B)내의 비트선(11)은 산화되는 일이 없다. 따라서, 비트선(111)의 단선이나 저항치의 증대를 방지할 수 있다.
그런데, 상기 실시예에 있어서, 비트선(111)에 MoSi2막을 사용했을 경우, MoSi2막은 산화되는 것에 의해 그 시트저항치가 내려가는 것이 알려져 있다. 즉, 단선 등을 발생시키지 않을 정도로, 의도적으로 비트선(111)을 산화시키고 싶을 경우가 생긴다. 이와같은 요구는 다음에 나타낸 바와 같은 방법에 의해 만족시킬 수 있다.
제 5 도 내지 제 7 도는 본 발명의 다른 실시예에 관한 반도체장치의 제조방법을 나타낸 것이다. 그리고 상술한 실시예와 동일부분에는 동일한 부호를 병기하였다.
먼저, 제 5 도에 나타낸 바와 같이 P형 반도체 기판(101)상에 소자분리막(102)을 형성한다. 또, P형 반도체기판(101)상에 산화실리콘막(103), 게이트전극(104) 및 N형 확산층(제 1 도전층)(105)으로 이루어진 MOSFET를 형성한다. 전면에 콘택트홀(107A)을 갖는 층간절연막(106A)을 형성한다. 그다음, 하부 전극(108), 캐패시터 절연막(109) 및 상부전극(110)으로 이루어진 DRAM의 셀캐패시터를 형성한다. 전면에 콘택트홀(107B)을 갖는 층간절연막(106B)을 형성한다. 계속해서 전면에 예를 들어 MoSi2, WSi2등의 실리사이드막을 형성한다. 또 실리사이드막상에 예를 들어 SiN막 들의 내산화성 재료(112)를 형성한다. 그 다음, 내산화성재료(112) 및 실리사이드막의 적층을 패터닝하고, 비트선(제 2 도전층)(111)을 형성한다. 여기서 내산화성재료(112)는 비트선(11)의 상면에만 존재하고, 그 측면에는 존재하지 않는다.
다음에 제 6 도에 도시된 것처럼, 전면에 층간절연막(제 2 절연층)(113)으로서 예를 들면(붕소(b), 인(P)등을 포함한 실리케이트유리(BPSG막)을 형성한다. 여기서, 동 도면(b)에 나타낸 것처럼, 비트선(111)근방에 있어서 층간절연막(113)의 단차가 커져 있다.
다음에 제 7 도에 도시된 것처럼, 산화성 분위기하에서, 고온의 열처리(어닐링)를 행하고, 층간절연막(113)표면을 평탄화 한다. 이 때 산화제는 층간절연막(113)을 통과하기 때문에 내산화성 재료(112)에 의해 덮힌 비트선(111)의 상면을 제외하고, 그 측면 및 하면이 산화되어, 산화먹(114)이 형성된다. 한편 콘택트홀(107B)내의 비트선(111)은 내산화성 재료(112)로 덮여 있기 때문에, 산화되는 일이 없다. 이 다음 도시하지는 않았지만, 층간절연막(113)상에 금속 (예를들면 A1)배선을 형성한다. 또 전면에 패시베이션 막을 형성하여, DRAM을 완성한다.
이와같은 방법에 의하면 비트선(111)의 상면에 내산화성 재료(112)가 덮여있기 때문에 단선 등을 발생시키지 않을 정도로, 의도적으로 비트선(111)의 측면 및 하면을 산화시켜, 비트선(111)의 저항치를 낮출수 있다. 또 콘택트홀(107B)바닥부에는 산화제가 닿지 않기 때문에 콘택트홀(107B)내의 비트선(111)이 얇아진 부분도 산화되는 일이 없으며, 단선이나 저항치의 증대도 방지할 수 있다.
그리고 상기 실시예에 있어서, 비트선(111)은 다결정 실리콘막과 실리사이드막의 적층구조로 되어 있어도 좋은 것은 물론이다. 또 콘택트홀(107B)은 기판(101)에 이르는 것에 한정되지는 않는다.
또한 상기 실시예에서는 반도체 메모리 장치인 DRAM에 대해 설명해왔지만, 이것에 한정되는 것은 아니며, 미세화된 반도체 소자를 갖는 고밀도 LSI의 전부에 대해 적용이 가능하다.
또한, 본원 특허청구의 각 구성에 병기한 도면참조번호는 본 발명의 이해가 용이하도록 하기 위한 것이며, 본 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 평가한 것이 아니다.
이상 설명한 바와 같이 본 발명의 반도체 장치 및 그 제조방법에 의하면 다음과 같은 효과를 거둔다.
패터닝 된 도전층의 표면의 최소한 일부가 내산화성 재료에 의해 덮여 있기 때문에, 콘택트홀내에서의 배선의 단선이나 저항의 증대를 방지할 수 있고, 고수율, 고신회성의 반도체장치를 제공할 수 있다.

Claims (5)

  1. 반도체기판(101)과 ; 상기 반도체기판의 표면상에 형성되는 제 1 도전층(105)과 ; 상기 제 1 도전층이 노출되도록 상기 제 1 도전층에 이르는 콘택트홀(107B)을 갖고 상기 반도체 기판상이 형성되는 제 1 절연층(106B)과 ; 상기 제 1 절연층상, 상기 콘택트홀의 측벽, 및 상기 제 1 도전층상에 형성되는 제 2 도전층(111)과 ; 상기 제 2 도전층의 표면의 최소한 일부에 형성되는 내산화층(112)과 ; 상기 콘택트홀을 채우기 위해 산기 내산화층의 전체표면상에 형성되는 제 2 절연층(113)을 구비하는데, 상기 제 2 도전층은 상기 콘택트홀의 상기 측벽상에 있는 상기 제 2 도전층 부분이 상기 제 1 절연층 및 상기 제 1 도전층상에 있는 상기 제 2 도전층 부분들보다 그 두께가 얇아지도록 스퍼터링법에 의해 형성되고, 상기 제 2 절연층은 산화분위기에서 열처리를 거쳐 평탄화되는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 상기 내산화층은 상기 제 2 도전층의 상면에만 형성되는 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서, 상기 내산화층은 상기 제 2 도전층의 상면 및 측면에 형성되는 것을 특징으로 하는 반도체장치.
  4. 반도체기판(101)의 표면상에 제 1 도전층(105)을 형성하는 단계와 ; 상기 반도체 기판상에 제 1 절연층(106B)을 형성하는 단계와 ; 상기 제 1 절연층에 상기 제 1 도전층에 이르는 콘택트홀(107B)을 형성하는 단계와, 스퍼터링법에 의해 상기 제 1 절연층, 상기 콘택트홀의 측벽 및 상기 제 1 도전층상에 제 2 도전층(111)을 형성하는 단계와, 상기 제 2 도전층을 패터닝하는 단계와 ; 전체표면상에 내산화층(112)을 형성하는 단계와 ; 상기 콘택트홀을 채우기 위해 전체표면상에 제 2 절연층(113)을 형성하는 단계와, 산화성 분위기에서 열처리를 거쳐 상기 제 2 절연층을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 반도체기판(101)의 표면상에 제 1 도전층(105)을 형성하는 단계와 ; 상기 반도체 기판상에 제 1 절연층(106B)을 형성하는 단계와 ; 상기 제 1 절연층에 상기 제 1 도전층에 이르는 콘택트홀(107B)을 형성하는 단계와 ; 스퍼터링법에 의해 상기 제 1 절연층의 전체표면상에 제 2 도전층(111)을 형성하는 단계와 ; 전체표면상에 내산화층(112)을 형성하는 단계와 ; 상기 내산화층 및 제 2 도전층을 패터닝하는 단계와 ; 상기 콘택트홀을 채우기 위해 전체표면상의 제 2 절연층(113)을 형성하는 단계 ; 산화성 분위기에서 열처리를 거쳐 상기 제 2 절연층을 평탄화하는 단계를 포함하는데, 상기 제 2 도전층은 상기 제 2 절연층의 상기 열처리 동안 상기 제 2 도전층의 측면 및 바닥표면상에서 산화되는 것을 특징으로 하는 반도체장치의 제조방법.
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