KR0144405B1 - 반도체소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 반도체소자가 고집적화됨에따라 좁은 면적에서 더욱 많은 정전용량을 요구하게되어 많은 문제점을 발생시켰다. 따라서, 본 발명은 반도체기판 상부에 측면으로부터 홈이 형성된 측벽을 구비하는 실린더형 저장전극을 형성함으로써 저장전극의 표면적을 증가시키고 유전체막과 플레이트전극을 형성함으로써 캐패시터의 정전용량을 증가시켜 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 제조방법

제1도 내지 제7도는 본 발명에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.

*도면의 주요부분에 대한 부호의 명칭

1:반도체기관 3:하부절연층

5:제1절연막 7:제1도전층

7':제1도전층패턴 9:제1저장전극마스크

10:콘택홀 11:선택적 성장 산화막

13:제2절연막 15:제3절연막

17,17':제2절연막 스페이서 19:제3절연막 스페이서

21:제3도전층 23:제2저장전극마스크

24:홈 25:실린더형 저장전극

27:유전체막29:플레이트전극

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 특히 고집적화된 반도체소자에서 캐패시터의 정전용량을 확보하기위하여 실린더형의 저장전극을 형성하되 측벽내부에 측면으로부터 홈을 형성하여 저장전극의 표면적을 증가시키는 기술이다.

반도체소자가 고집적화되어 셀 크기가 감소되므로, 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램소자의 고집적화에 중요한 요인이 된다.

그래서, 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법을 사용하였다.

그러나, 이러한 방법들은 모두 각각의 문제점을 가지고 있다.

즉, 높은 유전상수를 갖는 유전물질, 예를들어 Ta2O5, TiO2 또는 SrTiO3 등은 신뢰도 및 박막특성들이 확실하게 확인되어 있지 않아 실제소자에 적용하기가 어렵고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.

또한 캐패시터의 표면적을 증가시키기 위하여 폴리 실리콘을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(Fin)구조나, 원통 또는 사각틀체 형상의 미로 구조로 형성하기도 하며, 소정구조의 저장전극의 표면에 실리콘으로된 반구형 그레인(hemi spherical grain)을 형성하기도 한다. 그러나 이러한 방법들도 디램의 고집적화에 따라 면적이 감소되어 여전히 충분한 정전용량을 갖지 못하는 문제점이 있다.

종래의 실린더형 캐패시터를 기술하면 다음과 같다.

먼저, 반도체기판상에 소정의 하부 구조물, 예를들어 소자분리를 위한 소자분리절연막과, 모스 전계효과 트랜지스터 및 드레인전극과 접촉되는 비트라인을 순차적으로 형성하고, 소오스전극을 노출시키는 저장전극 콘택홀을 구비하는 평탄화층인 절연막 패턴을 도포한다.

그다음 상기 저장전극 콘택홀을 매립하는 제1도전층을 증착한 다음, 그 상부에 희생막패턴을 형성하고 전체구조상부에 제2도전층을 증착한 다음, 상기 제2도전층을 이방성식각하고 상기 희생막패턴을 제거하여 제1 및 제2도전층으로 형성된 실린더형 저장전극을 형성하였다.

상기와 같은 종래의 실린더형 캐패시터는 공동형(cavity type)캐패시터에 비하여 단차를 낮춘다는 장점은 있으나 고집적화되는 반도체소자의 충분한 정전용량 확보가 어려운 문제점이 있다.

따라서, 본 발명은 종래기술의 문제점을 해결하기 위하여 실린더형 저장전극을 형성하되 측벽에 측면으로부터 홈을 형성하여 저장전극의 표면적을 확대시킴으로써 캐패시터의 정전용량을 증가시키는 반도체소자의 캐패시터 제조방법을 제공하는데 그목적이 있다.

이상의 목적을 달성하기 위한 본 발명의 특징은, 반도체 기판 상부에 콘택홀을 구비하는 하부절연층패턴과 산화막패턴을 형성하는 공정과;상기콘택홀을 통하여 상기 반도체 기판과 접속되는 제1도전층을 형성하는 공정과;상기 제1도전층 상부에 제1저장전극마스크를 형성하는 공정과;상기 제1저장전극마스크를 이용하여 제1도전층패턴을 형성하는 공정과;상기 산화막 상부 및 제1저장전극마스크와 제1도전층패턴 측벽에 선택적 성장 산화막을 형성하되 상기 측벽 높이의 크기로 형성하는 공정과;상기 제1저장전극마스크를 제거한 후 전표면에 식각선택비를 갖는 제1절연막 및 제2절연막을 순차적으로 형성하는 공정과;상기 제1 및 제2절연막을 이방성식각하여 상기 선택적 성장 산화막 내벽에 제1 및 제2절연막 스페이서를 형성하는 공정과;상기 구조에서 습식공정으로 식각선택비차를 이용하여 제2절연막 스페이서에 언더커티진 제1절연막 스페이서를 형성하는 공정과;상기 구조 전표면에 제2도전층을 형성하는 공정과;상기 제2도전층 상부에 제2저장전극마스크를 형성하되 상기 제1도전층을 감쌀 수 있을 정도의 크기로 형성하는 공정과;상기 제2저장전극마스크를 이용한 건식공정으로 상기 선택적 성장 산화막과 산화막을 노출시키는 제2도전층패턴을 형성하는 공정과, 상기 구조에서 습식공정으로 상기 선택적 성장 산화막과 산화막, 제1절연막 스페이서 및 제2절연막 스페이서를 제거하는 공정과;상기 구조의 전표면에 유전체막과 플레이트전극을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로하여 본 발명을 상세히 설명하기로 한다.

제1도 내지 제7도는 본 발명의 실시예에 의한 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.

제1도는 반도체기판(1)상부에 하부절연층(3)을 형성하고 그 상부에 제1절연막(5)을 증착하고 콘택마스크를 이용하여 상기 반도체기판(1)의 예정된 부위를 노출시키는 콘택홀(10)을 형성한 다음, 상기 콘택홀(10)을 통하여 상기 반도체기판(1)에 접속되도록 제1도전층(7)을 증착하고, 그 상부에 제1저장전극마스크(9)를 형성한 것을 도시한 단면도로서, 상기 하부절연층(3)은 소자분리산화막, 비트라인 및 워드라인을 형성하고 플로우(flow)가 잘되는 테오스(TEOS:Tetra Ethyl Ortho Silicate, 이하에서 TEOS라 함) 또는 비.피.에스.지.(BPSG:Boro Phopho Silicate Glass, 이하에서 BPSG라 함)등과 같이 실리콘이 함유된 산화막으로 평탄화시킨 것으로 상기 소자분리산화막, 비트라인 및 워드라인이 생략된 것이고 상기 제1절연막(5)은 산화막으로 형성한 것이며 상기 제1도전층(7)은 다결정실리콘으로 형성한 것이다.

제2도는 상기 제1저장전극마스크(9)를 이용하여 상기 제1도전층(7)을 식각함으로써 제1도전층패턴(7')을 형성하고 상기 제1절연막(5)상부에 선택적 성장 산화막(11)을 형성한 것을 도시한 단면도로서, 상기 선택적 성장 산화막(11)은 상기 제1저장전극마스크(9)와 같은 높이로 형성한 것이며 상기 제1저장전극마스크(9)는 산화막 성장장벽으로 사용한 것이다.

제3도는 상기 제1저장전극마스크(9)를 제거하고 전체구조상부에 제2,3절연막(13,15)의 일정두께를 순차적으로 증착한 것을 도시한 단면도로서, 상기 제2절연막(13)은 상기 선택적 성장 산화막(11)과 제3절연막(15)보다 식각선택비가 우수한 물질로 형성한 것이다. 여기서, 상기 제2절연막은 피.에스.지(PSG:Phospho Silicate Glass, 이하에서 PSG라 함)로 형성하고 상기 제3절연막(15)은 TEOS로 형성한 것이다.

제4도는 상기 제1도전층패턴(7')을 식각장벽으로하여 상기 제2,3절연막(13,15)을 이방성식각함으로써 제2,3절연막 스페이서(17,19)를 형성한 것을 도시한 단면도로서, 상기 제2절연막 스페이서(17)가 상기 제3절연막 스페이서(19)보다 식각선택비가 우수하여 상기 제3절연막 스페이서(19)가 상기 제2절연막 스페이서(17)상부에 약간 돌출되어 형성된 것을 도시한다.

제5도는 습식방법으로 상기 노출된 제2절연막 스페이서(17)를 노출된 부분으로부터 일정깊이 식각하여 언더커티진 제2절연막 스페이서(17')을 형성하고 전체구조상부에 제2도전층(21)을 증착한 다음, 그 상부에 제2저장전극마스크(23)를 형성한 것을 도시한 단면도로서, 상기 제2도전층(21)은 다결정실리콘으로 형성한 것이다.

제6도는 상기 제2저장전극마스크(23)를 이용하여 식각공정을 실시함으로써 상기 제2도전층(21), 선택적 성장 산화막(11) 및 제1절연막(5)을 식각하여 선택적 성장 산화막(11) 및 제1절연막(5)을 노출시키고 제2도전층패턴(21')을 형성한 다음, 상기 제2저장전극마스크(23)를 제거하고 습식방법으로 상기 노출된 선택적 성장 산화막(11) 및 제1절연막(5)을 제거한 다음, 그로인하여 노출되는 제2절연막 스페이서(17')과 제3절연막 스페이서(19)를 제거함으로써 상기 제1도전층패턴(7')과 제2도전층패턴(21')으로 형성되고 측벽에 홈(24)이 형성된 실린더형 저장전극(25)을 형성한 것을 도시한 단면도이다.

제7도는 전체구조상부에 유전체막(27)과 플레이트전극(29)을 형성함으로써 실린더형 캐패시터를 형성한 것을 도시한 단면도이다.

상기한 본 발명에 의하면, 실린더형 저장전극을 형성하되 상기 저장전극의 측벽에 측면으로부터 홈을 형성함으로써 저장전극의 표면적을 증가시켜 캐패시터의 정전용량을 증가시킴으로써 반도체소자의 고집적화를 가능하게 한다.

Claims (6)

1. 반도체 기판 상부에 콘택홀을 구비하는 하부절연층패턴과 산화막패턴을 형성하는 공정과; 상기 콘택홀을 통하여 상기 반도체 기판과 접속되는 제1도전층을 형성하는 공정과; 상기 제1도전층 상부에 제1저장전극마스크를 형성하는 공정과;상기 제1저장전극마스크를 이용하여 제1도전층패턴 측벽에 선택적 성장 산화막을 형성하되 상기 측벽 높이의 크기로 형성하는 공정과; 상기 제1저장전극마스크를 제거한 후 전표면에 식각선택비를 갖는 제1절연믹 및 제2절연막을 순차적으로 형성하는 공정과;상기 제1 및 제2절연막을 이방성식각하여 상기 선택적 성장 산화막 내벽에 제1 및 제2절연막 스페이서를 형성하는 공정과; 상기 구조에서 습식공정으로 식각선택비차를 이용하여 제2절연막 스페이서에 언더커티진 제1절연막 스페이서를 형성하는 과정과;상기 구조 전표면에 제2도전층을 형성하는 공정과;상기 제2도전층 상부에 제2저장전극마스크를 형성하되 상기 제1도전층을 감쌀 수 있을 정도의 크기로 형성하는 공정과; 상기 제2저장전극마스크를 이용한 건식공정으로 상기 선택적 성장 산화막과 산화막을 노출시키는 제2도전층패턴을 형성하는 공정과, 상기 구조에서 습식공정으로 상기 선택적 성장 산화막과 산화막, 제1절연막 스페이서 및 제2절연막 스페이서를 제거하는 공정과; 상기 구조의 전표면에 유전체막과 플레이트전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
2. 제1항에 있어서, 상기 제1절연막은 상기 선택적 성장 산화막과 제2절연막보다 식각선택비가 높은 물질을 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
3. 제1항 또는 제2항에 있어서, 상기 제1절연막은 PSG로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
4. 제1항에 있어서, 상기 제2절연막은 TEOS로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
5. 제1항에 있어서, 상기 제2절연막 스페이서는 상기 제1절연막 스페이서보다 식각선택비가 낮아 제1절연막 스페이서보다 높게 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
6. 제1항에 있어서, 상기 선택적 성장 산화막은 상기 제1저장전극마스크를 성장장벽으로하여 높은 단차와 더불어 수직하게 형성하는 것을 특징으로하는 반도체 소자의 캐패시터 제조방법.