JP3902341B2 - Ｃｏｂ構造のセルを有する半導体メモリ装置及びその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置及びその製造方法に係り、特にCOB（Capacitor Over Bit-line）構造のセルを有する高集積半導体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
DRAM（Dynamic Random Access Memory；以下"DRAM"と称する）など半導体メモリ装置の高集積化が進むにつれ、セルキャパシタンスを増大させるための工程開発及び微細な金属配線を形成するための工程マージン（margin）の確保がますます大きな課題として掲げられている。一般に、ストレージ電極の形成されるセルアレイ領域とセルを駆動させるための周辺回路領域との間には表面段差が形成される。前記表面段差の形成された基板上に金属配線を形成する工程において、セルアレイ領域及び周辺回路領域上に均一な金属配線を形成する技術（technology）は極めて重要である。
【０００３】
特に、256M以上の高集積DRAMでは、セルキャパシタンスの確保のためにキャパシタのストレージ電極の高さが1μm以上に高まってくる。このとき、セルアレイ領域と周辺回路領域との段差も同一に発生する。したがって、後続工程で平坦化工程を施すとしても、セルアレイ領域から周辺回路領域に亘って均一な金属配線を形成することが極めて難しい。
【０００４】
図1は、従来の技術により製作されたDRAM素子の断面図である。
図1を参照すれば、符号10は半導体基板を、12はセルアレイ領域に形成されるアクセストランジスタのゲート電極の機能をするワードラインを、13はアクセストランジスタの上部を覆う第1の層間絶縁層を、14はアクセストランジスタのソース領域（またはドレイン領域）と連結されるビットラインを、16は前記ビットライン14の形成された結果物の表面を覆う第2の層間絶縁層を、C1は前記アクセストランジスタのドレイン領域（またはソース領域）と連結されるストレージ電極を、C2は前記ストレージ電極C1の形成された結果物のセルアレイ領域の上部を覆うプレート電極を、18はプレート電極C2の形成された結果物のセルアレイ領域及び周辺回路領域を覆う第3の層間絶縁層を、20は第3の層間絶縁層18上に形成された金属配線をそれぞれ表している。
【０００５】
上記したように、従来のメモリ装置では、十分なセルキャパシタンスを得るために、COB構造が汎用されてきている。すなわち、高性能のキャパシタ（high perfomance capacitor）を形成するために、ビットラインの形成された半導体基板上に3次元的構造を有するセルキャパシタが形成されたCOB構造がDRAM素子に広範に採択されている。しかし、限られたセルの単位面積内に形成されるストレージ電極の高さを増大すると、目的とするセルキャパシタンスが得られるにひきかえ、図1に示すように、セルアレイ領域と周辺回路領域間の段差（h）が増大する。したがって、第3の層間絶縁層上に写真／食刻工程のためのフォトレジストなどをスピンコート手法により塗布する場合、セルアレイ領域と周辺回路領域に塗布されるフォトレジスト膜の厚みの差が大である。したがって、セルアレイ領域と周辺回路領域に相異なるプロファイルを有するフォトレジストパターンが形成されるとともに、写真工程時に焦点余裕度（focus margin）が減少する。これにより、フォトレジストパターンを食刻マスクとして使用する食刻工程の際に、非正常的なプロファイルを有するフォトレジストパターンが理由で正常な食刻工程を施し難いといった不都合が生じる。
【０００６】
一方、セルアレイ領域と周辺回路領域間の激しい段差を縮めるために、第3の層間絶縁層を過度に平坦化させる方法が提案されている。しかし、この場合、周辺回路領域に形成される第3の層間絶縁層が厚く形成される。これにより、第1ないし第3の層間絶縁層が食刻され形成される金属コンタクトホールの深さが増加する。結果として、金属コンタクトホールを埋める金属配線の信頼性をさらに改善し難くなる。
【０００７】
【発明が解決しようとする課題】
本発明が果たそうとする技術的課題は、セルアレイ領域と周辺回路領域との間の傾斜度を緩やかに形成することにより、後続金属配線を形成するための写真／食刻工程に際して工程マージンを増大し得る高集積メモリ装置を提供することである。
本発明の他の技術的課題は、前記高集積メモリ装置の製造方法を提供することである。
【０００８】
【課題を解決するための手段】
前記課題を成し遂げるために本発明は、セルアレイ領域とセルアレイ領域を囲んでいる周辺回路領域とから構成される半導体メモリ装置において、前記セルアレイ領域はストレージ電極、誘電体膜及びプレート電極よりなる複数個のセルキャパシタと前記セルアレイ領域の縁部に配されたダミーキャパシタとから構成されるとともに、前記ダミーキャパシタのストレージ電極、すなわちダミーストレージ電極の側壁のうちセルアレイ領域の外側に向かって側壁は下り勾配に傾いた形を有する。
【０００９】
前記ダミーストレージ電極は、セルキャパシタのストレージ電極と同一の物質から形成することが好ましく、ダミーストレージ電極の側壁傾斜角度は40゜から70゜までであることが好ましい。
前記セルアレイ領域はアクセストランジスタ、第1の層間絶縁層及びビットラインが順次に形成された半導体基板と、前記ビットライン上に形成された第2の層間絶縁層と、前記第2の層間絶縁層上に形成された複数個のストレージ電極と、前記複数個のストレージ電極を全て覆う一つのプレート電極、及び前記プレート電極上に形成された第3の層間絶縁層を具備してなる。前記複数個のストレージ電極のうち最外郭のストレージ電極、すなわち、ダミーストレージ電極の側壁のうちセルアレイ領域の外側に向かう側壁は傾いた形で形成されることが好ましい。前記ダミーストレージ電極の側壁の傾斜角度は40゜から70゜までの間であることが好ましい。
【００１０】
前記他の技術的課題を成し遂げるために本発明は、複数個のアクセストランジスタが形成されたセルアレイ領域と複数個の周辺回路トランジスタが形成された周辺回路領域上に第1の層間絶縁層を形成する。前記第1の層間絶縁層をパタニングし、各アクセストランジスタのソース領域またはドレイン領域を露出させる複数個のビットラインコンタクトホールを形成し、前記複数個のビットラインコンタクトホールを覆う複数本のビットラインを形成する。前記複数本のビットラインが形成された半導体基板の全面に第2の層間絶縁層を形成し、前記第2の層間絶縁層及び前記第1の層間絶縁層をパタニングして前記各アクセストランジスタのドレイン領域（またはソース領域）を露出させる複数個のストレージコンタクトホールを形成する。セルアレイ領域に前記各ストレージコンタクトホールを覆う複数個のストレージ電極を形成する。この際、セルアレイ領域の縁部に位置する最外郭のストレージ電極、すなわちダミーストレージ電極はセルストレージ電極と別の形で形成される。換言すれば、ダミーストレージ電極の側壁のうち周辺回路領域に向かう側壁が傾いた形で形成される。前記複数個のストレージ電極が形成されたセルアレイ領域上に誘電体膜及びプレート電極を順次に形成する。前記ダミーストレージ電極は実際に情報を保存するためのセルのストレージ電極でない。ダミーストレージ電極を形成する目的は、セルアレイ領域の全体に亘って形成される全てのセルストレージ電極がローディング効果を理由に不均一に形成されることを食い止めるためである。
【００１１】
前記傾いた側壁を有するダミーストレージ電極を形成するために複数個のストレージコンタクトホールが形成された半導体基板の全面に前記ストレージコンタクトホールを埋める導電層、例えばドーピングされた多結晶シリコン層を形成する。セルアレイ領域内の導電層上に複数個のフォトレジストパターンを形成する。前記各フォトレジストパターンの側壁にスペーサを形成する。前記スペーサ及びフォトレジストパターンを食刻マスクとし、導電層を所定の深さで第1の乾式食刻工程を施す。前記第1の乾式食刻工程は所定の食刻ガス、例えば塩素ガス及び窒素ガスを用い施される。この際、塩素ガスにより食刻される導電層の物質、すなわち多結晶シリコンと前記フォトレジストパターンが互いに反応してポリマーが生ずる。このようなポリマーの大部分はセルアレイ領域より周辺回路領域で生成される。これは、セルアレイ領域における導電層の露出された面積が周辺回路領域における導電層の露出された面積よりも広いからである。これにより、第1の乾式食刻工程により形成された導電層の段差部分のうち周辺回路領域に隣接した部分の側壁に多量のポリマーが吸着される。前記フォトレジストパターンを除去し、前記スペーサを食刻マスクとして第2の層間絶縁膜層が露出されるまで導電層を蝕刻する第2の乾式食刻工程を施すことにより、シリンダ型のストレージ電極を形成する。この際、前記第2の乾式食刻工程は塩素（Cl₂）ガス及び窒素（N₂）ガスを用い施される。このように第2の乾式食刻工程を施すと、セルストレージ電極の側壁は垂直に形成される反面、ダミーストレージ電極の外側壁は傾いて形成される。これは、前記第1の乾式食刻工程の最中に生成されたポリマーのうち段差づけられた導電層の側壁に吸着されたポリマーに起因する。前記傾いた側壁は40゜から70゜までの傾斜角度を有するように形成することが好ましい。
【００１２】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付の図面に基づき詳細に説明する。但し、本発明の実施の形態は他の形態に変形でき、本発明の範囲が後述する実施の形態に限定解釈されない。
【００１３】
例えば、本発明はストレージ電極がシリンダ型のみならず、ボックス型などの形を有する半導体メモリ装置にも適用可能である。本発明の実施の形態は当業界で通常の知識を有した者に本発明を一層完全に説明するために提供されるものである。図面において層や領域などの厚みは明細書の正確性のために誇張されたものである。図面において同一の符号は同一要素を示す。さらに、ある層が別の層または基板の"上部"にあると記載された場合、前記ある層は前記別の層または基板の上部に直接存在することもあれば、その間に第3の層が介することもある。
【００１４】
図2を参照すれば、半導体メモリ装置、すなわちDRAM素子は4個のメモリセルアレイブロック30と、各メモリセルアレイブロック30の周辺部に配されたダミーセル領域32と、メモリセルアレイブロック30の上／下段に配された感知増幅器（センスアンプ）34と、メモリセルアレイブロック30の左／右側に配されたサブワードラインドライバー（SWD；SubWord line Driver）36と、感知増幅器34の間に配された連結部（conjuntion）38と、メモリセルアレイブロック30の下段部に配されたカラムデコーダ（Column decoder）40と、メモリセルアレイブロック30の右側に配されたローデコーダ（Row decoder）42とからなる。
【００１５】
前記ダミーストレージ電極を含むダミーセルは、実際の情報を保存するメインセル（main cell）として動作するセルではなく、メインセルのストレージ電極をパタニングする際に起こるローディング効果（loading effect）を減少する目液で形成されるものである。換言すれば、ダミーストレージ電極はセルアレイ領域の全体に亘ってメインセルのストレージ電極を均一に形成するための目的から形成するものである。
【００１６】
図3は、本発明に係る半導体メモリ装置、例えばDRAMのセルアレイ領域及び周辺回路領域を示す断面図である。
図3を参照すれば、本発明に係る半導体メモリ装置は活性領域を限定する素子分離膜（図示せず）が形成された半導体基板100のセルアレイ領域にメモリセルを構成するアクセストランジスタのゲート電極の機能をするワードライン110が位置し、前記アクセストランジスタの形成された半導体基板の全面に第1の層間絶縁層115が位置する。ビットライン120は、前記第1の層間絶縁層115がパタニングされ形成されたビットラインコンタクトホールを介してアクセストランジスタのソース領域（またはドレイン領域）と連結され、第2の層間絶縁膜130は前記ビットライン120の形成された半導体基板の全面を覆う。
【００１７】
そして、前記第2の層間絶縁層130及び第1の層間絶縁層115が連続的にパタニングされ形成されたストレージコンタクトホールを介してアクセストランジスタのドレイン領域（またはソース領域）と連結されたメインセルのストレージ電極140b及びダミーセルのストレージ電極140cが第2の層間絶縁層130上に位置する。プレート電極170は、前記メインセルのストレージ電極140b及びダミーセルのストレージ電極140cを全て覆いながらセルアレイ領域にのみ形成され、前記プレート電極170の形成された半導体基板の全面に第3の層間絶縁層180が位置する。前記第3の層間絶縁層180上には金属配線190が位置する。前記ダミーストレージ電極140cの側壁のうち周辺回路領域に向かう側壁は傾いた形を有する。これにより、図3に示すように、第3の層間絶縁層180は緩やかな表面段差を保つ。
【００１８】
図４ないし図９は、図3に示す本発明に係る半導体メモリ装置の製造方法を説明するための断面図である。
図４を参照すれば、活性領域を限定する素子分離膜（図示せず）が形成された半導体基板100のセルアレイ領域上に複数のワードライン110を形成する。この際、周辺回路領域にもトランジスタのゲート電極（図示せず）が同時に形成される。前記ワードライン110の形成された半導体基板の全面に第1の層間絶縁層115を形成し、前記第1の層間絶縁層115をパタニングしてアクセストランジスタのソース領域（またはドレイン領域）を露出させるビットラインコンタクトホールを形成する。
【００１９】
前記ビットラインコンタクトホールの形成された半導体基板の全面にビットラインコンタクトホールを埋める導電層を形成し、前記導電層をパタニングして前記ビットラインコンタクトホールを覆うビットライン120を形成する。前記ビットライン120の形成された半導体基板の全面に第2の層間絶縁層130を形成し、前記第2の層間絶縁層130及び第1の層間絶縁層115を連続的にパタニングしてアクセストランジスタのドレイン領域（またはソース領域）を露出させるストレージコンタクトホールを形成する。前記ストレージコンタクトホールの形成された半導体基板の全面にストレージコンタクトホールを埋める導電層140を形成する。前記導電層140はドーピングされた多結晶シリコン膜から形成することが好ましい。前記導電層140上にフォトレジストを塗布した後、これをパタニングして各ストレージコンタクトホールの上部にフォトレジストパターン150を形成する。
【００２０】
図５を参照すれば、前記フォトレジストパターン150の両側壁にスペーサ160を形成する。前記スペーサ160は後続工程で導電層140を乾式蝕刻するとき、導電層140よりも遅い食刻率を示すとともに、フォトレジストパターン150が変形されないような温度範囲で形成可能な物質膜により形成する。例えば、前記スペーサ160は、200℃程度または200℃よりも低温で蒸着可能なプラズマ酸化膜により形成することが好ましい。
【００２１】
図６を参照すれば、前記スペーサ160及びフォトレジストパターン150を食刻マスクとし、導電層140を所定深さで異方性蝕刻する第1の乾式食刻工程を施すことにより、段差づけられた導電層140aを形成する。この際、前記第1の乾式食刻工程は2.5mTorrの圧力下にて施す。第1の乾式食刻工程のための食刻ガスとしては、塩素（Cl₂）ガス及び窒素（N₂）ガスを用いることができ、半導体基板を支持する下部電極及び前記下部電極と向かい合いながら前記半導体基板の上部に位置する上部電極に各々99W及び498Wのラジオ周波数（高周波、RF；radio frequency）電力を供給することが好ましい。そして、下部電極は約40℃に保つことが好ましい。
【００２２】
塩素ガス及び窒素ガスの流量は各々28sccm（standard cubic centimeter per minute）及び6sccmであることが好ましい。上記のように、第1の乾式食刻工程を施すれば、図６に示すように、周辺回路領域に隣接した段差づけられた導電層140aの側壁に厚い幅を有するポリマー（P）が吸着される。このようなポリマー（P）の堆積は、主に周辺回路領域で生ずるのでセルアレイ領域内の導電層140aの側壁には吸着されない。これは、第1の乾式食刻工程により食刻される導電層140の量、すなわち多結晶シリコンの量がセルアレイ領域よりも周辺回路領域でより多量に発生するからである。
【００２３】
図７及び図８を参照すれば、前記フォトレジストパターン150を除去した後、スペーサ160を食刻マスクとし、第2の層間絶縁層130が露出されるまで導電層140aを異方性蝕刻する第2の乾式食刻工程を施す。この際、ストレージコンタクトホールの上部に一定厚さの導電層140aが残存するように食刻深さを調節することにより、図８に示すようにシリンダ型ストレージ電極140b、140cを形成する。第2の乾式食刻工程のための食刻ガスとしては塩素ガス及び窒素ガスを使用することが好ましい。
【００２４】
この際、導電層140aの形成された半導体基板がローディングされたチャンバ内部の圧力は約2.5mTorrに調節し、半導体基板の載置された下部電極及び下部電極と向かい合いながら半導体基板の上部に位置した上部電極に各々152W及び398Wのラジオ周波数電力を供給することが好ましい。さらに、前記下部電極の温度は約40℃に調節することが好ましい。前記塩素ガス及び窒素ガスは各々32sccm及び6sccmの流量でチャンバ内部に仕込むことが好ましい。上記したように、段差づけられた導電層140aを第2の乾式食刻工程で食刻すれば、セルアレイ領域の縁部に形成されるダミーストレージ電極140cの側壁のうち周辺回路領域に向かう側壁は図８に示すように、傾いたプロファイルを有する。これは、第1の乾式食刻工程中に段差づけられた導電層140aの側壁に吸着されたポリマー（P）及び第2の乾式食刻工程の最中に生ずるポリマーに起因する。前記ダミーストレージ電極140cの最外郭側壁の傾斜角度は、40゜から70゜までの間であることが好ましい。
【００２５】
図９は、プレート電極170、第3の層間絶縁層180及び金属配線190を形成する段階を説明するための断面図である。
詳細には、前記ストレージ電極140b、140cの形成された結果物の全面に誘電体膜（図示せず）及びプレート電極用導電層、例えばドーピングされた（doped）多結晶シリコン膜を形成する。前記導電層をパタニングしてセルアレイ領域をのみ覆うプレート電極170を形成する。次いで、通常の方法により第3の層間絶縁層180を形成する。ここで、前記第3の層間絶縁膜は850℃ないし900℃程度の高温でリフローされたBPSG膜から形成できる。前記第3、第2及び第1の層間絶縁層180、130、115を連続的にパタニングして周辺回路領域の半導体基板100、例えばトランジスタのソース／ドレイン領域を露出させる金属コンタクトホールを形成する。前記金属コンタクトホールを埋め込む金属層を形成した後、これをパタニングして金属配線190を形成する。
【００２６】
【発明の効果】
以上述べたように、本発明に従い製造された半導体メモリ装置ではセルアレイ領域の縁部に位置するダミーストレージ電極の側壁のうち周辺回路領域に向かう側壁が傾いたプロファイルを有する。これにより、セルアレイ領域及び周辺回路領域間の段差づけられた部位を覆う層間絶縁膜の表面傾斜度を改善することができる。結果的として、金属配線をパタニングする後続工程において、工程マージンの増大を図ることができる。
【図面の簡単な説明】
【図１】 従来の技術に係る半導体メモリ装置の断面図である。
【図２】 本発明及び従来の技術に適用される半導体メモリ装置のセルアレイ領域及び周辺回路領域の配置を示すブロック図である。
【図３】 本発明に係る半導体メモリ装置の断面図である。
【図４】 本発明の一実施の形態に係る半導体メモリ装置の製造方法を説明するための断面図である。
【図５】 本発明の一実施の形態に係る半導体メモリ装置の製造方法を説明するための断面図である。
【図６】 本発明の一実施の形態に係る半導体メモリ装置の製造方法を説明するための断面図である。
【図７】 本発明の一実施の形態に係る半導体メモリ装置の製造方法を説明するための断面図である。
【図８】 本発明の一実施の形態に係る半導体メモリ装置の製造方法を説明するための断面図である。
【図９】 本発明の一実施の形態に係る半導体メモリ装置の製造方法を説明するための断面図である。
【符号の説明】
３０ メモリセルアレイブロック
３２ ダミーセル領域
３４ 感知増幅器（センスアンプ）
３８ 連絡部
４０ カラムデコーダ
１００ 半導体基板
１１０ ワードライン
１１５ 第１の層間絶縁膜
１２０ ビットライン
１３０ 第２の層間絶縁膜
１４０、１４０ａ 導電層
１４０ｂ メインセルのストレイジ電極
１４０ｃ ダミーセルのストレイジ電極
１５０ フォトレジストパターン
１６０ スペーサ
１７０ プレート電極
１８０ 第３のストレイジ電極
１９０ 金属配線

Claims (12)

1. セルアレイ領域及び周辺回路領域を有し、前記セルアレイ領域はセルストレージ電極及びプレート電極が順次に積層された単位セルキャパシタがマトリックスに配列された複数個のセルキャパシタを含む半導体メモリ装置において、
   前記セルアレイ領域は、
   前記複数個のセルキャパシタを囲むように前記セルアレイ領域の周辺部に配され、それぞれがダミーストレージ電極及び前記プレート電極よりなる複数個のダミーキャパシタをさらに含み、前記各ダミーストレージ電極の外周側壁のうち前記周辺回路領域に隣接する側の側壁のみは外側に向けて膨らんで下り勾配に傾斜した断面形状を有することを特徴とする半導体メモリ装置。
2. 前記ダミーストレージ電極の前記周辺回路領域に隣接する側の側壁の傾斜角度は40゜から70゜までの間であることを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記ダミーストレージ電極の材質は、前記セルストレージ電極の材質と同じであることを特徴とする請求項１に記載の半導体メモリ装置。
4. 前記ダミーストレージ電極は多結晶シリコンからなることを特徴とする請求項３に記載の半導体メモリ装置。
5. 前記セルアレイ領域は、前記セルストレージ電極と電気的に連結されたソース領域、前記ソース領域及びチャンネル領域を挟んで離れたドレイン領域、及び前記チャンネル領域上にゲート絶縁膜を挟んで離れたゲート電極から構成されたアクセストランジスタと、前記アクセストランジスタのドレイン領域と電気的に連結されたビットラインとをさらに含むことを特徴とする請求項１に記載の半導体メモリ装置。
6. 前記ダミーストレージ電極の材質が、多結晶シリコンであることを特徴とする請求項５に記載の半導体メモリ装置。
7. 前記セルストレージ電極及び前記ダミーストレージ電極は、シリンダ型及びボックス型のいずれか一方であることを特徴とする請求項１に記載の半導体メモリ装置。
8. セルアレイ領域及び前記セルアレイ領域を囲んでいる周辺回路領域を有する半導体メモリ装置の製造方法において、
   半導体基板の前記セルアレイ領域に複数個のアクセストランジスタを形成する段階と、
   前記複数個のアクセストランジスタが形成された結果物の全面に第1の層間絶縁層を形成する段階と、
   前記第1の層間絶縁層をパタニングし、前記各アクセストランジスタのソース領域を露出させる複数個のビットラインコンタクトホールを形成する段階と、
   前記各ビットラインコンタクトホールを介して前記各アクセストランジスタのソース領域と電気的に連結される複数本のビットラインを形成する段階と、
   前記複数本のビットライン及び第2の層間絶縁層により隔離されるとともに、前記各アクセストランジスタのドレイン領域と電気的に連結される複数個のセルストレージ電極及び前記複数個のセルストレージ電極の周辺に前記周辺回路領域に向かう側壁が、外側に向けて下り勾配の断面形状を有する複数個のダミーストレージ電極を形成する段階と、
   前記セルストレージ電極及び前記ダミーストレージ電極の形成された結果物のセルアレイ領域上に誘電体膜及びプレート電極を形成する段階とを含み、
   前記セルストレージ電極及びダミーストレージ電極を形成する段階は、
   （a）前記ビットラインの形成された結果物の全面に、前記複数本のビットラインと第2の層間絶縁層により隔離されるとともに、前記各アクセストランジスタのドレイン領域と電気的に連結される導電層を形成する段階と、
   （b）前記セルアレイ領域内の導電層上に複数個のフォトレジストパターンを形成する段階と、
   （c）前記フォトレジストパターンの側壁にスペーサを形成する段階と、
   （d）前記フォトレジストパターン及び前記スペーサを食刻マスクとし、前記導電層を所定深さだけ異方性蝕刻する第1の乾式食刻工程を施すことにより、段差づけられた表面を有する導電層を形成するとともに、前記段差づけられた表面のうち前記周辺回路領域に隣接した段差づけられた表面の側壁に所定の幅を有するポリマーを吸着させる段階と、
   （e）前記フォトレジストパターンを除去する段階と、
   （f）前記スペーサ及び前記ポリマーを食刻マスクとし、前記段差づけられた導電層を異方性蝕刻する第2の乾式食刻工程を施すことにより、前記セルアレイ領域の外周部に外側に向けて下り勾配に傾斜した側壁を有するシリンダ型ダミーストレージ電極及び前記ダミーストレージ電極により囲まれたセルアレイ領域に垂直な側壁を有するシリンダ型セルストレージ電極を形成する段階とを含むことを特徴とする半導体メモリ装置の製造方法。
9. 前記ダミーストレージ電極の傾いた側壁は40゜から70゜までの傾斜角度を有することを特徴とする請求項８に記載の半導体メモリ装置の製造方法。
10. 前記第1及び第2の乾式食刻工程は、塩素ガス及び窒素ガスを食刻ガスとして使用することを特徴とする請求項８に記載の半導体メモリ装置の製造方法。
11. 前記セルストレージ電極及び前記ダミーストレージ電極は、ドーピングされた多結晶シリコン膜から形成することを特徴とする請求項８に記載の半導体メモリ装置の製造方法。
12. 前記セルストレージ電極及び前記ダミーストレージ電極を形成する段階後に、（g）前記セルストレージ電極及び前記ダミーストレージ電極が形成された結果物の全面に誘電体膜及びプレート電極用導電層を順次に形成する段階と、（h）前記プレート電極用導電層をパタニングし、前記セルアレイ領域を覆うプレート電極を形成する段階と、（ｉ）前記プレート電極の形成された結果物の全面に第3の層間絶縁層を形成する段階と、（j）前記第3の層間絶縁層、前記第2の層間絶縁層及び前記第1の層間絶縁層を連続的にパタニングし、前記周辺回路領域に金属コンタクトホールを形成する段階と、（k）前記第3の層間絶縁層上に前記金属コンタクトホールを埋める金属層を形成する段階と、（l）前記金属層をパタニングし、前記金属コンタクトホールを覆う金属配線及び前記セルアレイ領域上を通過する金属配線を形成する段階とをさらに含むことを特徴とする請求項８に記載の半導体メモリ装置の製造方法。

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