JP2515084B2 - ダイナミック ランダム アクセス メモリ セルの貯蔵電極及びその製造方法 - Google Patents

ダイナミック ランダム アクセス メモリ セルの貯蔵電極及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は高集積半導体のダイナミ
ック ランダム アクセス メモリ セル（ＤＲＡＭセ
ル）の貯蔵電極及びその製造方法に関し、特に貯蔵電極
の表面積を増大するため貯蔵電極上部板と下部板の間に
導電物質からなる多数の柱を備えた貯蔵電極及びその製
造方法に関するものである。
【０００２】
【従来の技術】半導体素子が高集積化するに伴いＤＲＡ
Ｍセルのキャパシタが占める面積が低減し、それにより
キャパシタの容量が低減させる。したがって、単位面積
当りキャパシタが占める平面積は最小化すると同時にキ
ャパシタの容量を増大させるため表面積を増大させた貯
蔵電極の構造を引続き開発させてきた。このような開発
の一例として、トンネル状の貯蔵電極が製造されたが添
付された図１を参照して説明する。
【０００３】図１は従来の技術により製造されたＤＲＡ
Ｍセルのトンネル状の貯蔵電極を示した断面図で、シリ
コン基板（１）の所定部分にフィールド酸化膜（２）が
形成され、シリコン基板の予定された部分にソース，ド
レイン及びゲート電極を有するＭＯＳＦＥＴ（図示され
ない）を形成した後、（ここでは参照番号（３）はドレ
イン拡散領域である）全体構造上部に第１絶縁層（４）
が形成されるが、ドレイン拡散領域（３）が露出される
コンタクトホール（５）が備えられ、貯蔵電極用第１導
電層（６）がドレイン拡散領域（３）にコンタクトさ
れ、その上部にトンネル状の空間を有する貯蔵電極用第
２導電層（８）が形成されトンネル状の貯蔵電極（１
０）にパターンされたものを示したものである。
【０００４】しかし、トンネル状の貯蔵電極で製造して
も、集積度がさらに増大される場合貯蔵電極の表面積を
増大させることには限界があり、それにも拘わらず、貯
蔵電極の表面積を増大させるためには貯蔵電極内のトン
ネル高さを増大すべきであるので、前記貯蔵電極の高い
段差により後続工程が難しくなる問題が生じる。
【０００５】
【発明が解決しようとする課題】したがって、本発明の
目的は前記のトンネル状の貯蔵電極より表面積を高くす
ることができるＤＲＡＭセルの貯蔵電極を提供すること
にある。本発明のもう一つの目的は、電極の表面積を高
くすることができる貯蔵電極製造方法を提供することに
ある。
【０００６】
【課題を解決するための手段】前記の目的を達成するた
め、本発明のＤＲＡＭセルの貯蔵電極はトランジスター
の一部分の拡散領域とコンタクトされるよう前記のトラ
ンジスタの上部に形成された絶縁層の上面に形成された
下部電極板と、前記下部電極板の上部に一定間隔離れる
ように設けられた上部電極板と、前記下部電極板及び上
部電極板と接続されるよう前記下部電極板及び上部電極
板の間に配列された多数の電極片とを備えたことを特徴
とする。
【０００７】前記の目的を達成するための本発明のＤＲ
ＡＭセルの貯蔵電極製造方法はトランジスタの一部分の
拡散領域にコンタクトされるよう、前記のトランジスタ
の上部に形成された第１絶縁層の表面に下部電極板用第
１導電層を堆積する工程と、前記第１導電層上部に第２
絶縁層を形成する工程と、前記第１導電層の表面が部分
的に露出されるよう前記第２絶縁層を部分的に除去する
工程と、前記上部電極板用と前記上部電極板及び下部電
極板の間に位置する多数の電極片用の第２導電層を形成
するため前記露出された第１導電層及び前記第２絶縁層
の表面に導電物質を堆積する工程と、前記第２導電層上
部に貯蔵電極マスク用感光膜パターンを形成する工程
と、前記第２導電層をエッチングして上部電極板をパタ
ーン化する工程と、前記第２絶縁層を完全に除去する工
程と、前記第２導電層をエッチングして前記下部電極板
をパターン化する工程とを含むことを特徴とする。
【０００８】
【作用】前記構成により、本発明は前記上部電極板及び
下部電極板の間に形成された多数の電極片等の表面積だ
け貯蔵電極の表面積を増加させることができる。
【０００９】
【実施例】図２は本発明により製造した貯蔵電極を示し
た断面図で、シリコン基板（１１）の所定部分にフィー
ルド酸化膜（１２）が形成され、シリコン基板の予定さ
れた部分にソース，ドレイン及びゲート電極を有するＭ
ＯＳＦＥＴ（図示されない）を形成した後、全体構造の
上部に第１絶縁層（１４）が形成されるが、ドレイン拡
散領域（１３）が露出されるコンタクトホール（１５）
が備えられ、ドレイン拡散領域（１３）にコンタクトさ
れた貯蔵電極下部板（１６）が形成され、貯蔵電極下部
板（１６）の上部に貯蔵電極上部板（２５）が形成され
るが、いろいろな形状の柱（２３）により貯蔵電極下部
板（１６）と貯蔵電極上部板（２５）が電気的に接続さ
れた貯蔵電極（３０）が形成されたことを示した断面図
である。図３乃至図９は本発明により貯蔵電極を製造す
る工程段階を示した断面図である。
【００１０】図３はシリコン基板（１１）にフィールド
酸化膜（１２）を形成し、ソース，ドレイン及びゲート
電極を有するＭＯＳＦＥＴ（図示されない）を形成した
後、第１絶縁層（１４）例えば酸化膜を全体構造の上部
に形成し、貯蔵電極をＭＯＳＦＥＴのドレイン用拡散領
域（１３）にコンタクトするためドレイン用拡散領域
（１３）の上部にある第１絶縁層（１４）をエッチング
してコンタクトホール（１５）を形成した後、貯蔵電極
下部板用第１導電層（１６）を堆積した状態の断面図で
ある。
【００１１】図４は前記第１導電層（１６）の上部に予
定された厚さの第２絶縁層（７）例えば酸化膜を形成
し、第２絶縁層（１７）上部に凹凸構造を有するポリシ
リコン層（１８）を堆積した状態の断面図である。前記
凹凸構造を有するポリシリコン層（１８）はＬＰＣＶＤ
（low pressure chemical vapor deposion）方法で５５
０−６００℃と、５０−５００mtorr の条件でＳｉＨ4
を流入させポリシリコン層を堆積した後、チャンバ内に
Ｎ2 で流入させ２００mtorr 以下の圧力で３０分程度ア
ニリングさせればポリシリコン層表面に凹凸構造が形成
される。又前記第２絶縁層（１７）の厚さは貯蔵電極下
部板と貯蔵電極上部板の間に形成される柱の高さになる
ので、求める貯蔵電極の面積にしたがい第２絶縁層（１
７）の厚さを適当に調節しなければならない。
【００１２】図５は図４の工程後、前記凹凸構造を有す
るポリシリコン層（１８）の一定厚さを乾式エッチング
工程でエッチングし第２絶縁層（１７）の一定上部を露
出させ凸部のポリシリコン層（１８）を残す断面図であ
る。ここで、凸部のポリシリコン層（１８）はいろいろ
な形状の島のように前記第２絶縁層を露出させる。
【００１３】図６は残っている凸部領域のポリシリコン
層（１８）をマスクとして用い、露出された部分の第２
絶縁層（１７）をエッチングしいろいろな形状の柱で絶
縁層パターン（１９）を形成した状態の断面図である。
【００１４】図７は全体構造の上部に貯蔵電極上部板用
第２導電層（２０）例えばポリシリコン層を予定された
厚さで堆積し、その上部に貯蔵電極マスク用感光膜パタ
ーン（２１）を形成した状態の断面図である。参考に、
図６の工程後、凸部のポリシリコン層（１８）をエッチ
ングした後貯蔵電極上部板用第２導電層（２０）を堆積
することもできる。
【００１５】図８は感光膜パターン（２１）をマスクに
用い第２導電層（２０）と第２絶縁層パターン（１９）
の上部に有する凸部のポリシリコン層（１８）を除いた
断面図である。参考に、第２導電層（２０）をエッチン
グする場合、第２絶縁層パターン（１９）の上部面が露
出されればエッチングを中止することもできる。
【００１６】図９は図８の工程後、湿式エッチング工程
で感光膜パターン（２１）がある部分や無い部分にある
柱状の第２絶縁層パターン（１９）を完全に除いた後、
前記感光膜パターン（１４）をマスクに利用し残ってい
る第２導電層（２０）と第１導電層（１６）をエッチン
グし、感光膜パターン（２１）を除いて貯蔵電極下部板
に貯蔵電極上部板が第２絶縁層パターン（１９）の無い
ところに満たされる柱状の第２導電層（２０）により電
気的に接続された貯蔵電極（３０）を形成した断面図で
ある。参考に、第２導電層（２０）と第１導電層（１
６）の間にある第２絶縁層パターン（１９）は露出され
た外側壁から湿式エッチング溶液によりエッチングされ
内部にあるものまで完全に除かれる。
【００１７】前記工程後、一般キャパシタ製造工程のよ
うに貯蔵電極の表面に誘電体膜とプレート電極を形成す
る。図１０は図５工程後、第２絶縁層（１７）の上部に
残っている凸部のポリシリコン層（１８）を示した平面
図で、凸部のポリシリコン層（１８）はいろいろな形状
の島のように前記第２絶縁層を露出させる。
【００１８】
【発明の効果】前記したように本発明により貯蔵電極上
部板と下部板の間にいろいろな形状の柱が備えられた貯
蔵電極を形成することにより、従来のトンネル状の貯蔵
電極より同一面積でキャパシタ容量を増大させることが
できる。
【図面の簡単な説明】
【図１】従来の技術によりＤＲＡＭセルの貯蔵電極のト
ンネル状に製造した状態の断面図である。
【図２】本発明によりＤＲＡＭセルの貯蔵電極を下部板
に一定間隔離れた上部板を形成するが、下部板と上部板
の間にいろいろな形の柱を備えさせ表面積を増大さえた
ことを示す断面図である。
【図３】本発明によりＤＲＡＭセルの貯蔵電極を製造す
る工程段階を示した断面図である。
【図４】本発明によりＤＲＡＭセルの貯蔵電極を製造す
る工程段階を示した断面図である。
【図５】本発明によりＤＲＡＭセルの貯蔵電極を製造す
る工程段階を示した断面図である。
【図６】本発明によりＤＲＡＭセルの貯蔵電極を製造す
る工程段階を示した断面図である。
【図７】本発明によりＤＲＡＭセルの貯蔵電極を製造す
る工程段階を示した断面図である。
【図８】本発明によりＤＲＡＭセルの貯蔵電極を製造す
る工程段階を示した断面図である。
【図９】本発明によりＤＲＡＭセルの貯蔵電極を製造す
る工程段階を示した断面図である。
【図１０】図５に第２絶縁層パターンの上面に残ってい
る凸部のポリシリコン層を示した平面図である。
【符号の説明】
１，１１ シリコン基板 ２，１２ フィールド酸化膜 ３，１３ ドレイン拡散領域 ４，１４ 第１絶縁層 ５，１５ コンタクトホール ６，１６ 第１導電層 １７ 第２絶縁層 １８ ポリシリコン層 １９ 第２絶縁層パターン ８，２０ 第２導電層 ２１ 感光膜パターン １０，３０ 貯蔵電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 ダイナミック ランダム アクセス メ
    モリ セルの貯蔵電極において、 トランジスターの一部分の拡散領域とコンタクトするよ
    う、前記トランジスターの上部に形成された絶縁層の上
    面に成る下部電極板と、 前記下部電極板上部に一定間隔離れるよう設けられた上
    部電極板と、 前記下部電極板及び上部電極板と接されるよう、前記下
    部電極板及び上部電極板の間に配列され、多様な形状の
    柱を成す多数の電極片とを備えたことを特徴とするダイ
    ナミック ランダム アクセス メモリ セルの貯蔵電
    極。
  2. 【請求項２】 前記上部電極板及び前記多数の電極片が
    一体化したことを特徴とする請求項１記載のダイナミッ
    ク ランダム アクセス メモリ セルの貯蔵電極。
  3. 【請求項３】 前記上部電極板及び前記多数の電極片が
    ポリシリコンを含む物質から成ったことを特徴とする請
    求項１記載のダイナミック ランダム アクセス メモ
    リ セルの貯蔵電極。
  4. 【請求項４】 トランジスターの一部分の拡散領域とコ
    ンタクトするよう、前記トランジスターの上部に形成さ
    れた第１絶縁層の表面に下部電極板用の第１導電層を形
    成する工程と、 前記第１導電層表面に第２絶縁層を形成する工程と、 前記第１導電層表面が多様な形状の島等に露出されるよ
    う第２絶縁層をパターン化する工程と、 前記露出した第１導電層及び前記第２絶縁層の表面に、
    上部電極板用と前記上部電極板及び下部電極板の間に位
    置する電極片用の第２導電層を形成する工程と、 前記第２導電層上部に貯蔵電極マスク用感光膜パターン
    を形成する工程と、 前記第２導電層をエッチングし上部電極板をパターン化
    する工程と、 前記第２絶縁層を湿式エッチングにより完全に除く工程
    と、 前記第１導電層をエッチングし前記下部電極板をパター
    ン化する工程とを備えたことを特徴とするディラムセル
    の貯蔵電極の製造方法。
  5. 【請求項５】 前記絶縁層のパターン化工程が前記第２
    絶縁層表面に凹凸構造を有するポリシリコン層を堆積す
    る工程と、 前記凹凸構造を有するポリシリコン層を一定厚さだけエ
    ッチングし、第２絶縁層を部分的に露出する工程と、 前記部分的に露出した第２絶縁層をエッチングし、第２
    絶縁層に前記電極片等が位置する領域を形成する工程と
    を備えたことを特徴とする請求項４記載のダイナミック
    ランダム アクセス メモリ セルの貯蔵電極の製造
    方法。
  6. 【請求項６】 前記下部電極板が前記トランジスターの
    ドレイン拡散領域と接続していることを特徴とする請求
    項５記載のダイナミック ランダム アクセス メモリ
    セルの貯蔵電極の製造方法。
  7. 【請求項７】 前記凹凸構造を有するポリシリコン層
    は、ＬＰＣＶＤ（lowpressure chemical vapor deposio
    n）方法で、５５０−６００℃と５０−５００mtorr の
    条件でＳｉＨ4 を流入させてポリシリコン層を堆積した
    後、チャンバー内にＮ2 から流入させて２００mtorr 以
    下の圧力で３０分程度アニリングさせポリシリコン層に
    凹凸構造を形成することを特徴とする請求項５記載のダ
    イナミック ランダム アクセス メモリ セルの貯蔵
    電極製造方法。
  8. 【請求項８】 前記第２絶縁層パターンを形成した後、
    前記第２絶縁パターンの上面に残存するポリシリコン層
    をエッチングする工程を含む請求項５記載のダイナミッ
    ク ランダム アクセス メモリ セルの貯蔵電極製造
    方法。
JP5262471A 1992-10-21 1993-10-20 ダイナミック ランダム アクセス メモリ セルの貯蔵電極及びその製造方法 Expired - Fee Related JP2515084B2 (ja)

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