TW499756B - Semiconductor memory device having cob structure and method for manufacturing the same - Google Patents

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499756 經濟部中央標準局員工消费合作社印製 A7 B7 五、發明説明（（） 本發明之背景 1. 本發明之領域 本發明係有關於一半導體記憶體裝置及其製造方法， 並且更特別的是有關於具有一電容位於位元線上（ capacitor over bit-line，COB)之軍元結構（cell structure) 的一高聚集度半導體記憶體裝置及其製造方法。 2. 習知技術之說明 因爲，諸如動態隨機存取記憶體（DRAM)等半導體 記憶體裝置聚集度變得越來越高，所以，發展出用於增加 單元電容量的一製程，並能確保於形成一微細金屬交互連 結（fine metal interconnection )時的一製程安全邊際（ process margin)，便非常重要。通常，在儲存電極（storage electrode)所在的的單元陣列區（cell array region)和用於 驅動諸單元的週邊電路區之間會存在有一個表面階梯（ surface step) 〇在表面階梯所在的一基板上形成一金屬交 互連結的一製程中，用於在單元陣列區及週邊電路區的內 均勻地形成的一金屬交互連結的技術是非常重要的。 特別是高聚集度的256百萬位元及更高位元的DRAM ，爲了確保其單元電容量，電容之儲存電極的高度會增加 到一微米。此時，單元陣列區和週邊電路區之間的階梯亦 爲一微米。因此，即使在經過後序的的平坦化（ planarization)製程後，也很難均勻化地形成單元區和週邊 電路區上的一金屬交互連結。 本紙張尺度適用中國國家標準（CNS ) Λ4規棺（210X 297公f ) (請先閱讀背而之注意事項再填寫本頁)

、1T 499756 經濟部中央標準局員工消費合作社印繁 kl 五、發明説明U ) 圖1是一個傳統dram裝置的剖面圖。 參考圖1，參考數字10表示一半導體基板，參考數字 12表示一字元線（word line)，該字元線用於作爲在一單 兀陣列區內形成之一^存取電晶體的一閘電極（gate electrode)，參考數字13表示覆蓋在存取電晶體上的一第 一層中間介電層，參考數字14表示連接到存取電晶體之一 源極區（或一汲極羼）的一位元線，參考數字16表示覆蓋 在位元線14所在之最終結構之表面上的一第二層中間介電 層，參考字元C1表示連結到存取電晶體之汲極區（¾¾ 區）的一儲存雷極，參考字元C2表示覆蓋在儲存電極C1 所在之最終結構的單元陣列區上的一板狀電極，參考數字 18表示覆蓋在板狀電極C2所在的最終結構之一單元陣列 區與一週邊電路區上的一第三層中間介電層，參考數字20 表示一形成於第三層中間介電層18上的金屬交互連結。 如上所述，在傳統的記憶體裝置中，一 COB結構被廣 泛地應用來得到足夠的單元電容量。亦即，爲了得到一個 高性能的電容，一三次元單元電容位於一半導體基板上的 一位元線之上的一 COB結構係被廣泛地引用於一 DRAM 裝置上。然而，如圖1所示，雖然增加形成於某一單位單 元區域內的儲存電極的高度會得到所希望的單元電容量； 但也會因而增加單元陣列區與週邊電路區之間的階梯h。 因此’如果光阻劑以一旋轉塗佈（spin coating)的方式塗佈 於第二層中間介電層上時’在一單兀陣列區與一週邊電路 區之間的光阻層厚度會有很大的差異，因而降低了在光蝕 —.— ---— 4___ 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210x 297公楚） (請先閱讀背面之注意事項再填寫本頁)

499756 經濟部中央標準局員工消費合作社印製 Λ7 B7 五、發明説明（）） 印製程(photo-lithography process)中的産麗安愈逢際’而且 會在單元陣列區與周邊電路區內形成具有異常縱剖面的光 阻圖案（photoresist pattern) 因此’以該具有異常縱剖面 的光阻圖案當作蝕刻遮罩(etching mask)，便難以得到正常 的蝕刻◊ 爲了減少單元陣列區與週邊電路區之間的階梯，有一 個用來過度平坦化第三層中間介電層的方法。然而，在此 情況下，藉由蝕刻第一層至第三層的中間介電層來形成的 金屬接觸孔(metal contact hole)所需的深度會增加。結果 會造成更難以改善塡充在金屬接觸孔的金屬交互連結的可 靠度。 本發明之槪要 爲了解決上述的問題，本發明之一目的在於以一單元 陣列區與一週邊電路區之間的一緩和梯度，提供一高聚集 度的半導體記憶體裝置於形成後序的金屬交互連結之微影 與蝕刻製程中，會有較大的製程安全邊際。 本發明的另外一個目的在提供一製造高聚集度半導體 記憶體裝置的方法。 因此，爲了得到第一個目的，在包含一單元陣列區與 一圍繞在單元陣列區邊的週邊電路區之一半導體記憶體裝 置內，單元陣列區包含有複數個由一儲存電極、一介電層 及一板狀電極所組成的單元電容，此外，有複數個舞單g ^^(dummy cell capacitors)排歹U在單元陣歹[J區的邊緣◊面 — __5 ^氏張尺度適用中國國家標率（CNS ) Λ4規格（210、/ 297公# 了 (請先閲讀背面之注意事項再填寫本頁) 訂 9 4 經濟部中央標準局員工消費合作社印黎 A 7 B7 五、發明説明（斗） 向單元陣列區外面的僞電容的傅儲存電極(dummy storage electrode)表面是傾製的。 較佳的是，形成僞儲存電極和單元儲存電極的材料一 致，且僞儲存電極的最外緣表面的傾斜角爲40°〜70°。 單元陣列區包含有：依序形成一存取電晶體、一第一 層中間介電層及一位元線的半導體基板，一形成於位元線 上的第二層中間介電層，複數個形成於第二層中間介電層 上的儲存電極，覆蓋在該複數個儲存電極一板狀電極，形 成於板狀電極上的第三層中間介電層。面向單元陣列區外 面之僞儲存電極的最外緣表面以傾斜爲佳◊該僞儲存電極 表面的梯度則在40°〜70°爲佳。 爲了達成第二個目的，一第一層中間介電層在複數個 存取電晶體所在的一單元陣列區與複數個週邊電路電晶體 所在的一週邊電路區內形成。第一層中間介電層被刻畫 (patterned)出複數個暴露諸存取電晶體的源極區（或汲極區 )的位元線接觸孔(bit line contact hole)，而覆蓋在複數個 接觸孔的複數個位元線會被形成。一第二層中間介電層被 形成於複數個位元線所在的整個半導體基板表面，該第二 層中間介電層與第一層中間介電層則被刻畫出複數個暴露 存取電晶體之汲極區（或源極區）的儲存接觸孔。覆蓋在 儲存接觸孔的複數個儲存電極形成於單元陣列區內β此時 ，最外圔的儲存電極（亦即，位於單元陣列區邊緣的僞儲 存電極）和單元儲存電極的形狀不同◊也就是說，面對週 邊電路區的僞儲存電極的外緣是傾斜的。—介電層和一板 尺度適用中國國家標準(CNS ) Λ4規格（了2^7公ϋ (請先閱讀背面之注意事項再填寫本頁) 、1Τ 499756 經濟部中央標準局員工消費合作社印製 Λ7 ___ B7 _ 五、發明説明（$ ) 狀電極依序形成於複數個儲存電極所在的單元陣列區內。 事實上，並無任何資訊存在於僞儲存電極內。僞儲存電極 的形成只是用來緩和負載效應(loading effect)，因而改善所 有單元儲存電極的圖案的均勻度◊ 爲了形成有傾斜外緣的僞儲存電極，一塡充在儲存接 觸孔的導電層（例如，經過摻入雜質的多晶矽層）形成於 複數個儲存接觸孔所在的整個半導體基板表面。複數個光 阻圖案形成於單元陣列區的導電層上。諸間隙壁(spacer)形 成於光阻圖案的邊緣上。第一道乾式蝕刻製程係以諸間隙 壁及光阻圖案當作蝕刻遮罩，來執行至預定深度。第一道 乾式蝕刻製程以預定的蝕刻氣體（例如：氯氣和氮氣）來 執行。此時，被氯氣所蝕刻的導電層（亦即多晶矽）所產 生的物質會和光阻圖案反應產生高分子。該高分子大多數 由週邊電路區產生。這是因爲在單元陣列區內所暴露的導 電層面積較週邊電路區內廣。因此，會有大量的高分子附 著在由第一道乾式蝕刻製程所形成的位於導電層上鄰接週 邊電路區的階梯部位的外緣。光阻圖案被除去後，柱狀儲 存電極由第二道乾式蝕刻製程完成，該蝕刻製程係以諸間 隙壁爲蝕刻遮罩來蝕刻導電層至第二層中間介電層暴露爲 止。此時，第二道乾式蝕刻製程是使用氯氣和氮氣來執行 。經此第二道乾式蝕刻製程，單元儲存電極的邊緣變得垂 直;而僞儲存電極的最外緣則有一傾斜度，此乃由第一道乾 式蝕刻所產生的高分子附著在導電層的外緣所引起的。該 傾斜邊的梯度以40°至70°之間爲佳。 (請先閲讀背而之注意事項再填寫本頁)

本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公犮） 經濟部中央標準局員工消費合作社印製 499756 A7 B7 — L — -r - - - _ —.广 1 —一—. , 五、發明説明（） — 附圖之簡略說明 本發明上述的目的和優點藉由較佳實施例的細節說明 並參考相關的附圖之後會變得更明白β 圖1係一傳統半導體記憶體裝置的剖面圖； 圖2係用來顯示一典型的半導體記憶體裝置之單元陣 列區及週邊電路區域之排列的區塊_; 圖3係關於本發明之半導體記憶體裝置的剖面圖； 圖4Α至4F係描述用來製造依據本發明之一實施例的 半導體記憶體裝置之方法的剖面圖。 較佳實施例之說明 本發明現在將在下文中參考附圖作更完整的描述，本 發明的較隹實施例即在此表Tp：。然而，本發明可以在許多 不同形式下實施，而不應該被解釋爲僅限定於此處所表示 的實施例。例如，本發明可和使用於擁有柱狀電極的半導 體記憶體裝置一樣地使用於擁有盒狀的儲存電極的半導體 記憶體裝置。更卻確地說，這些實施例的提供使得本揭示 將更透徹與完整，並將完全傳達本發明的觀念給熟習此項 技藝的人士 ◊相同的數字從頭到尾表示相同的部份。在附 圖中，各薄層及各區域的厚度爲淸楚表示，都將被誇大。 當一薄層被指爲在另一薄層或基板之上，則該薄層係直接 位於另一薄層或基板之上係可被理解的；否則，介於中間 的薄層也會被表示出來。 _____ 8 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公楚） (請先閲讀背面之注意事項再填寫本頁) 、1Τ 499756 A7 B7 五、發明説明（q) 參考圖2，一半導體記憶體裝置（亦即一 DRAM裝置 )包含有：四個記憶體單元陣列區塊30、排列在各記憶體 陣列區塊週邊部份的僞單元區32、排列在記憶體單元陣列 區塊30上下的感測放大器34、排列在記憶體單元陣列區 塊30二側的剷字元線驅動器（sub word line driver，SWD )36、連結器38排列在感測放大器34之間、排列在記憶 體單元陣列區塊30下面的欄解碼器40暨排列在記憶體單 元陣列區塊30右邊的列解碼器42 〇 包含一僞儲存電極的僞單元並非用來儲存資訊的主單 元，但當主單元的儲存電極被刻畫時，可減少負載效應。 亦即，僞儲存電極可幫助整個單元陣列區的儲存電極均勻 地形成0 經濟部中央標準局員工消費合作社印製 參考圖3，依據本發明的半導體記憶體裝置，用來當 作組成一記憶體單元的一存取電晶體的閘電極的字元線 110位於一半導體基板1〇〇的一單元陣列區內，又定義一 主動區（active region)的一絕緣層（未表示於圖上）在該 半導體基板上形成，並且一第一層中間介電層115位於存 取電晶體所在的整個半導體基板表面◊ 一位元線120則通 過藉由刻畫第一層中間介電層Π5所形成的位元線接觸孔 連接到存取電晶體的一源極區（或汲極區），又第二層中 間介電層130則覆蓋在位元線120所在的整個半導體基板 表面。並且一主單元的櫧存電極140b與連接到存取電晶體 汲極（或源極）的一僞單元的篚存電極140c，則位於第二 層中間介電層130上，該儲存電極並通過藉由依序刻畫第 9 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公嫠)~一 ~ ~ 499756 Λ7 137 五、發明説明（S ) 請先閲讀背面之注意事項再填寫本頁) 二層與第一層介電層130與115所形成的儲存電極接觸孔 。覆蓋在主單元之儲存電極14〇b與僞單元之儲存電極 140c上的一板狀電極170，僅在單元陣列區上形成，又第 三層介電層180則位於整個板狀電極170所在的半導體基 板表面◊一金屬交互連結190位於第三層中間介電層180 上。僞儲存電極140c所面對週邊電路的外緣有一傾斜度◊ 因此，圖3中所示的中間介電層180有一緩緩下降表面階 梯。圖4Α至4F的剖面圖是用來描述依據本發明的一個實 施例中，用來製造半導體記憶體裝置之方法◊ « 經濟部中央標準局員工消費合作社印製 參考圖4Α，複數個字元線110在半導體基板1〇〇的單 元陣列區內形成，而定義一主動區（active region)的一絕 緣層（未表示於圖上）在該半導體基板上形成。此時’複 數個閘雷極（未表示於圖上）在週邊電路區內形成◊ 一第 一層中間介電層Π5在字元線Π0所在的整個半導體基板 表面上形成，又該第一層介電層115被刻畫而形成一暴露 出存取電晶體之源極區（或汲極區）的位元線接觸孔。塡 充該接觸孔的一導電層則在位元線接觸孔所在的整個半導 體表面形成，又該導電層會被刻畫成覆蓋並塡充位元線接 觸孔的位元線120。一第二層介電層130在位元線120所 在的整個半導體基板表面形成’又該第二層與第一層介電 層，130與115依序被刻畫成暴露出存取電晶體的汲極區 (或源極區）的儲存接觸孔。塡充該儲存接觸孔的導電層 140則形成於儲存接觸孔所在的整個半導體基板表面。該 導電層140以摻入雜質的多晶矽爲佳。光阻塗佈於導電層 10 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ297公势) i # 97 49 經濟部中央標準局員工消費合作社印製 Μ __Β7 五、發明説明（3 ) 140，而隨後該光阻層被刻畫成位於儲存接觸孔上的光阻圖 案 150 〇 參考圖4B，間隙壁160形成於光阻圖案150的二邊。 該間隙壁160必須在可抑制光阻圖案150變形的溫度範圍 內形成，且以具有較後序製程中所形成的導電層140的蝕 刻速率更低的材料製成。例如：間隙壁160最好爲能夠在 2〇〇°C或更低的溫度下沈積的電漿氧化層。 參考圖4C，一階梯狀的導電層140a係由第一道乾式 蝕刻製程所形成，該蝕刻係爲以間隙壁160與光阻圓案 150爲蝕刻遮罩的非等向性蝕刻(anisotropically etching)， 其將導電層140蝕刻至一預定深度的。此時，第一道乾式 蝕刻在2.5mTotrr以下完成。用於第—道乾式蝕刻製程的蝕 刻氣體最好是氯氣及氮氣，又99W及498W的射頻（radio frequency，RF)功率分別施加於支撐半導體基板的下電極和 位於下電極上方的上電極。並且，下電極維持在40°C左右 最佳^氯氣及氮氣的流動速率個別爲28sccm及6sccm較佳 ◊如圖4C所示，在第一道乾式蝕刻製程中，一預定寬度的 高分子(P)附著於鄰接週邊電路區的階梯狀導電層140a的 外緣。由於高分子（P)在週邊電路區產生，所以不會有高 分子附著在單元陣列區內的導體層140a的側壁6這是因爲 週邊電路區內所蝕刻的導體層140a的童較在單元陣列區內 多的緣故。 參考圖4D到4E，光阻圖案150被移除，而第二道乾 式蝕刻則隨後被執行，該蝕刻係以間隙壁160爲蝕刻遮罩 __ η____ 本紙張尺度適用中國國家標準（CNS)/\4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁) -·

、1T 經濟部中央標準局貝工消费合作社印製 499756 A7 137 五、發明説明（丨(7 ) 來將導電層140a非等向性蝕刻至第二層介電層130暴露爲 止β此時，如圖4E所示，蝕刻深度被充分控制而使得導電 層140a在儲存接觸孔上方保有預定的厚度，並且形成柱狀 儲存電極140b及140c 〇用於第二道乾式蝕刻的蝕刻氣體 以氯氣和氮氣爲佳◊此時，放置擁有導電層140a的半導體 基板的腔室（chamber)內的氣壓以控制在2.5mTorr左右爲 佳，又將152W及398W的射頻功率分別施加於支撐半導體 基板的下電極和在下電極上方的上電極。並且，下電極以 控制在40°C左右爲佳。注入腔室內的氯氣及氮氣的流動速 率則分別以32SCCm及6sccm爲佳◊如圖4Ε所示，若階梯 狀的導電層140a以第二道乾式蝕刻製程來做蝕刻，則在單 元陣列區邊緣形成的僞儲存電極140c，其面向週邊電路區 的外緣有一傾斜的剖面。此乃由第一道乾式齡刻製程中， 附著於階梯狀導電層l4〇a側壁的高分无（P)，及在第二 道乾式蝕刻製程中產生的高分子所引起。僞儲存電極l4〇c 之最外緣的傾斜解度以40°〜70°爲佳。 圖4F是用來描述形成一板狀電極170的所造成的階梯 、一第三層中間介電層180及一金屬交互連結190 〇 詳細地描述，一介電層（未表示於圖上）和用於板狀 電極的導電層（例如：摻入雜質的多晶矽層）在儲存電極 140b及HOc所在的最終結構的整個表面形成◊該導電層 被刻畫成僅覆蓋在單元陣列區的板狀電極170 〇隨後，一 第三層中間介電層180以一般的方式形成β在此，第三層 中間介電層可在850至900 °C的溫度下，用回流式 —-———_19 本紙張尺度適用中國國家標準（CNS〉Λ4規格（210X297公# ) (請先閱讀背面之注意事項再填寫本頁) 、1Τ 499756 A7 五、發明説明（ll ) 〇reflowed)BPSB作成。該第三、第二與第一層中間介電層 ，180、130與115，依序被刻畫成暴露出在周邊電路區（例 如：電晶體的源極/汲極區）內的半導體基板100的金屬接 觸孔。塡充金屬接觸孔的金屬層形成後，該金屬層便被刻 畫成金屬交互連結190 〇 如上所述，關於半導體記憶體裝置，位於單元陣列區 邊緣的僞儲存電極，其面對週邊電路區的外緣有一傾斜的 剖面。因此，覆葦在單元陣列_區_舆周邊電路區間之階梯之 介電層的表面梯度便可以改善V使的崎後在刻書金屬交互 連結的製程中，製程安全邊際增加。 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公浼）

Claims (1)

1. 4 外 756 A8 B8 C8 D8 六 經濟部智慧財產局員工消費合作社印製 申請專利範圍 、11〜種具有一單元陣列區與—圍繞該單元陣列區之週 邊電路區的半導體記億體裝置，其中單元陣列區包含有： (請先閱讀背面之注意事項再填寫本頁) 複數個單元儲存電極； 複數個傷儲存電極，其排列在單元陣列區邊緣，並環 繞在複數個單元儲存電極周圍；及 ^ 板狀電極，其形成於複數個單元電極及複數個僞儲 存電極之上’其中鄰接週邊電路區之各僞儲存電極的最外 緣有〜傾斜的縱剖面，且該僞儲存電極係和單元儲存電極 以相同的材料製成，且每個單元儲存電極及僞儲存電極係 形成_柱形。 2·如申請專利範圍第1項之半導體記憶體裝置，其中 該複數個僞儲存電極的最外緣的傾斜角爲4〇。〜7〇。。 3·如申請專利範圍第1項之半導體記憶體裝置，其中 儲存電極以多晶矽製成。 線 4. 如申請專利範圍第1項之半導體記憶體裝置，其中 單元陣列區包含有： —存取電晶體，該電晶體具有電連接（electrically connected)到單元儲存電極的一源極區、一和源極區隔離的 汲極區暨通道區（channel region)上方的閘電極’該通道區 位於源極區和汲極區之間，且一絕緣層在通道區與閘電極 之間形成；以及 一*位兀線電連接到存取電晶體的汲極區。 5. 如申請專利範圍第4項之半導體記憶體裝置’其中 僞儲存電極以多晶砂製成。 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 499756 A8 B8 C8 D8 六、申請專利範圍 (請先閱讀背面之注咅3事項再填寫本頁) 6. —種用於製造具有一單元陣列區與一環繞在單元陣 列區周圍的週邊電路區之半導體記憶體裝置的方法，包含 下列步驟： 形成複數個單元儲存電極於該單元陣列區內的半導體 基板上； 形成複數個僞儲存電極於該單元陣列區內的半導體基 板上，且圍繞該複數個單元儲存電極，該複數個僞儲存電 極具有面對著週邊電路區且擁有一傾斜縱剖面之外緣；以 及 於該單元陣列區中，形成一板狀電極於複數個單元儲 存電極與複數個僞儲存電極之上，其中，形成單元儲存電 極與僞儲存電極的步驟包含的次步驟有： 形成一導電層於該半導體基板上； 在單元陣列區的導電層上，形成複數個光阻圖案； -•線· 在光阻圖案的光阻外緣上形成複數個間隙壁； 執行一第一道乾式蝕刻製程，以光阻圖案及間隙壁爲 触刻遮罩，來非等向性蝕刻導電層至中間的深度，使其形 成一擁有一階梯表面的導電層； 經濟部智慧財產局員工消費合作社印製 放置複數個具有一傾斜縱剖面之聚合物於附著在鄰接 週邊電路的階梯表面之上； 移除光阻圖案；以及 執行第二道乾式蝕刻製程，以間隙壁及高分子爲蝕刻 遮罩來非等向性蝕刻該階梯狀的導電層，使其在單元陣列 f 區的最外緣形成複數個擁有傾斜外表的柱狀僞儲存電極。 2 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) 499756 A8 B8 C8 D8 、申請專利範圍 7. 如申請專利範圍第6項之方法，其中該複數個僞儲 存電極的傾斜外緣有40°〜70°的梯度。 (請先閱讀背面之注意事項再填寫本頁) 8. 如申請專利範圍第6項之方法，其中第一道與第二 道乾式蝕刻製程使用氯氣與氮氣爲鈾刻氣體。 9. 如申請專利範圍第6項之方法，其中單元儲存電極 與僞儲存電極以摻入雜質的多晶矽作成。 10. 如申請專利範圍第6項之方法，在形成該單元儲存 電極及形成該僞儲存電極的步驟後，另包含下列步驟： 形成一導電層於該單元儲存電極及該僞儲存電極上， 且圖案化該導電層，以形成一覆蓋該單元陣列之板狀電極 ， 形成一介電層於該單元陣列區及該週邊電路區之上； 藉由圖案化該介電層，形成一金屬接觸孔於該週邊電 路區內； 在該介電層上形成一金屬層，並塡充該金屬接觸孔； 以及 圖案化該金屬層，以形成一第一金屬互連於該單元陣 列區上，及一第二金屬互連於該金屬接觸孔上。 經濟部智慧財產局員工消費合作社印製 3 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）