KR20100073099A - 실린더형 커패시터 형성 방법 - Google Patents
실린더형 커패시터 형성 방법 Download PDFInfo
- Publication number
- KR20100073099A KR20100073099A KR1020080131686A KR20080131686A KR20100073099A KR 20100073099 A KR20100073099 A KR 20100073099A KR 1020080131686 A KR1020080131686 A KR 1020080131686A KR 20080131686 A KR20080131686 A KR 20080131686A KR 20100073099 A KR20100073099 A KR 20100073099A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- floating
- forming
- opening hole
- mold
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 46
- 239000003990 capacitor Substances 0.000 title claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims description 19
- 238000004140 cleaning Methods 0.000 claims description 9
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 9
- 238000001039 wet etching Methods 0.000 claims description 9
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 8
- 238000000231 atomic layer deposition Methods 0.000 claims description 8
- 239000000126 substance Substances 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 230000000116 mitigating effect Effects 0.000 claims description 3
- 239000000945 filler Substances 0.000 abstract 1
- 238000000151 deposition Methods 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 230000008021 deposition Effects 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 230000001965 increasing effect Effects 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 230000001976 improved effect Effects 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000010926 purge Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000008093 supporting effect Effects 0.000 description 1
- XJDNKRIXUMDJCW-UHFFFAOYSA-J titanium tetrachloride Chemical compound Cl[Ti](Cl)(Cl)Cl XJDNKRIXUMDJCW-UHFFFAOYSA-J 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
- H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
Abstract
반도체 기판 상에 몰드(mold)층, 부유고정층 및 스트레스(stress) 완화층을 순차적으로 형성하고, 관통하는 오프닝홀(opening hole)들을 형성한다. 오프닝홀 표면을 식각 후 세정한 후, 수반된 덴트(dent)를 채우는 충진부를 형성한다. 오프닝홀의 프로파일(profile)을 따르는 하부 전극들을 형성한 후, 부유고정층의 일부를 선택적으로 제거하여 하부의 몰드층의 일부를 노출하고 하부 전극들의 상측 단부를 고정시키는 부유고정층 패턴을 형성한다. 노출된 몰드층을 선택적으로 제거하여 하부 전극들의 외측벽을 노출시키고, 하부 전극 상에 유전층 및 상부 전극을 형성하는 실린더형 커패시터 형성 방법을 제시한다.
커패시터, 실린더 전극, 크랙, 누설 전류, 쓰러짐, 덴트
Description
본 발명은 반도체 소자에 관한 것으로, 특히, 정전 용량을 확보할 수 있는 실린더(cylinder)형 커패시터(capacitor) 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가하고 디자인 룰(design rule)이 급격히 축소됨에 따라, 제한된 면적 내에 보다 큰 커패시턴스(capacitance)를 확보할 수 있는 커패시터 형성 방법의 개발이 요구되고 있다. 셀 트랜지스터(cell transistor) 및 셀 커패시터(cell capacitor)가 단위 메모리 셀(memory cell)을 구성하는 디램(DRAM) 소자에서, 개선된 메모리 동작을 위해 커패시턴스 값을 보다 더 크게 확보하는 것이 요구되고 있다.
제한된 면적 내에서 커패시턴스 값을 더 확보하기 위해서, 실린더 형태(cylindric type)로 하부 전극(storage node)을 형성하여 커패시터의 유효 표면적을 증가시키는 방안이 고려될 수 있다. 실린더 형태의 하부 전극 높이를 증가시키고, 실린더 하부 전극의 내벽뿐만 아니라 외벽 또한 노출시켜 유전층에 접촉하게 유도함으로써, 유전층의 유효 면적을 증가시킬 수 있다.
실린더 전극의 높이가 높아지고 실린더 전극들 사이의 간격이 협소하게 설정되고 있어, 실린더 전극의 외벽을 노출시키는 습식 식각 과정 또는 딥아웃(dip out) 과정에서 실린더 전극들이 쓰러지거나 기울어지는 현상이 유발되고 있다. 이에 따라, 실린더 전극의 높이 증가가 제한되어 정전 용량의 확보에 제약이 유발되고 있다. 실린더 형태의 커패시터가 보다 높은 정전 용량을 확보하기 위해서, 실린더 전극이 기울어지는 현상을 억제하는 방법의 개발이 우선적으로 요구되고 있다.
본 발명은 실린더 형상의 하부 전극이 기울어지는 현상을 억제하여 정전 용량을 보다 크게 확보할 수 있는 실린더형 커패시터 형성 방법을 제시하고자 한다.
본 발명의 일 관점은, 반도체 기판 상에 몰드(mold)층, 부유고정층 및 스트레스(stress) 완화층을 순차적으로 형성하는 단계; 상기 스트레스 완화층, 부유고정층 및 상기 몰드층을 관통하는 오프닝홀(opening hole)들을 형성하는 단계; 상기 오프닝홀 표면을 식각 후 세정하는 단계; 상기 오프닝홀의 측벽에 상기 세정 시 수반된 덴트(dent)를 채우는 충진부를 형성하는 단계; 상기 오프닝홀의 프로파일(profile)을 따르는 하부 전극들을 형성하는 단계; 상기 부유고정층의 일부를 선택적으로 제거하여 하부의 상기 몰드층의 일부를 노출하고 상기 하부 전극들의 상측 단부를 고정시키는 부유고정층 패턴을 형성하는 단계; 상기 노출된 몰드층을 선택적으로 제거하여 상기 하부 전극들의 외측벽을 노출시키는 단계; 및 상기 하부 전극 상에 유전층 및 상부 전극을 형성하는 단계를 포함하는 실린더형 커패시터 형성 방법을 제시한다.
상기 덴트(dent)는 상기 부유고정층 및 상기 스트레스 완화층의 계면으로 상기 세정 시 사용되는 세정 화학액이 침투하여 상기 계면 부분에 형성될 수 있다.
상기 충진부를 형성하는 단계는 상기 세정된 오프닝홀 측벽에 유전물층을 원자층증착(ALD)하는 단계; 및 상기 유전물층을 습식 식각하여 상기 덴트를 채우는 부분을 잔류하며 상기 오프닝홀의 측벽 및 바닥 표면을 노출시키는 단계를 포함할 수 있다.
상기 유전물층은 알루미늄 산화물(Al2O3)층을 포함할 수 있다.
상기 알루미늄 산화물(Al2O3)층이 식각되게 상기 습식 식각은 수십 내지 수백 배 희석된 버퍼 산화물 식각액(BOE)을 이용하여 수행될 수 있다.
상기 알루미늄 산화물(Al2O3)층은 7Å 내지 10Å 두께로 원자층증착될 수 있다.
본 발명의 실시예는 실린더 형상의 하부 전극이 기울어지는 현상을 억제하여 정전 용량을 보다 크게 확보할 수 있는 실린더형 커패시터 형성 방법을 제시할 수 있다.
본 발명의 실시예는 디램(DRAM)과 같은 메모리(memory) 소자의 커패시터(capacitor)의 정전용량을 확보하기 위해서 실린더 형태의 하부 전극을 도입하고, 실린더형 하부 전극의 외측벽을 노출하여 유전층의 유효 면적의 확대를 구현한다. 실린더형 하부 전극의 외측벽을 노출시키는 딥아웃(dip out) 또는 습식 식각 과정 및 후속 건조 과정 등에서 실린더 전극이 기울어지거나 쓰러져 브리지(bridge) 현상이 유발되는 것을 억제하기 위해서, 실린더 하부 전극을 이웃하는 하부 전극들과 묶어 지지하는 부유고정층(floated - pinning layer)을 도입한다. 이러한 부유고정층의 도입에 의해서 이웃하는 여러 개의 실린더 하부 전극들이 묶인 상태로 유지되므로, 습식 과정 등에서 실린더 하부 전극이 쓰러지는 현상을 억제할 수 있다. 실린더 하부 전극의 쓰러짐이 억제될 수 있으므로, 실린더 하부 전극의 높이 또는 종횡비(aspect ratio)를 보다 증가시킬 수 있다.
부유고정층은 실린더 하부 전극의 형상을 제공하기 위해 희생층으로 도입되는 몰드(mold)층과 식각 선택비를 가지는 절연 물질, 예컨대, 실리콘질화물(Si3N4)을 포함하여 형성될 수 있다. 이때, 실리콘질화물은 저압증착(Low Pressure deposition)으로 증착되는 데, 이러한 저압증착 실리콘질화물층(LP-nitride)은 상대적으로 높은 인장 스트레스, 예컨대, 1E10 dyne/㎠ 정도의 인장 스트레스를 수반할 수 있다. 이와 같이 부유고정층이 스트레스를 수반하므로, 몰드층과의 계면에서 이러한 인장 스트레스에 의한 크랙(crack)이 유발될 수 있다. 이를 억제하기 위해서, 부유고정층 상에 반대 방향의 압축 스트레스를 수반하는 스트레스 완화층으로 압축 스트레스를 수반하는 플라즈마 개선 테오스(PE-TEOS)층으로 증착한다.
이와 같이 부유고정층의 실리콘질화물층과 PE-TEOS층과의 계면은 상당히 낮은 접착 특성을 보이고 있어, 후속 하부 전극 형성 과정에서 이러한 계면의 취약성에 기인한 불량이 유발될 수 있다. 이러한 계면 취약성은 하부 전극들 사이의 브리지(bridge)를 유발할 수 있어, 본 발명의 실시예에서는 이러한 계면 취약성을 보완하는 방법을 제시한다.
도 1 내지 도 11은 본 발명의 실시예에 따른 실린더형 커패시터 형성 방법을 보여주는 도면들이다.
도 1을 참조하면, 본 발명의 실시예에서는 실린더 하부 전극(11)의 상측 단부에 이웃하는 하부 전극(11)들을 묶어 지지하는 부유고정층을 도입하고, 이러한 부유고정층을 패터닝하기 위한 마스크 패턴(mask pattern: 13)이 하부 전극(11)들에 일부 걸쳐지는 형상으로 도입한다. 이때, 마스크 패턴(13)의 레이아웃(layout)은 부유고정층의 패턴 형상을 제공하기 위해 설계되며, 도 1에 제시된 바와 같은 마름모 형태가 반복되는 격자 형상 이외에 수직 또는 수평으로 선형 밴드(band)들이 직교하거나 수평이나 수직 방향으로 연장되는 선형 밴드들이 끝단 경계에서 상호 연결되는 형상 또는 사선 방향으로 선형 밴드들이 연장되는 형상 등 다양한 레이아웃 형상으로 변형될 수 있다. 이러한 마스크 패턴(13)은 부유고정층이 하부 전극(11)들을 묶어주는 형상을 가지고, 또한, 하부 전극(11)들 사이 공간의 몰드층(mold layer) 부분(12)을 노출시키는 형상을 유지하는 한 여러 레이아웃 형상으로 변형될 수 있다.
도 1의 절단선 A-A' 는 부유고정층이 유지되는 부분에서의 단면 형상을 보여주기 위해 설정된 것이고, 절단선 B-B'는 부유고정층이 선택적으로 제거되는 부분에서의 단면 형상을 보여주기 위해 설정된 것이다. 이러한 절단선 A-A' 및 B-B'를 따르는 단면을 보여주는 도 2 내지 도 11을 참조하여 본 발명의 실시예에 따른 실린더형 커패시터 형성 방법을 설명한다.
도 2를 참조하면, 반도체 기판(100) 상에 디램 소자의 메모리 셀(memory cell)을 구성하는 셀 트랜지스터(cell transistor)를 형성하는 과정을 수행한다. 예컨대, 반도체 기판(100)에 얕은트렌치소자분리(STI: Shallow Trench Isolation) 과정을 수행하고, 활성 영역 상에 트랜지스터(도시되지 않음)를 구현한 후, 트랜지스터를 덮는 절연층(201)을 하부층으로 형성한다. 절연층(201)을 관통하는 연결 콘택(contact)을 하부 전극용 콘택(storage node contact: 203)으로 형성한다.
하부 전극용 콘택(203)을 상에 식각 정지층(etch stop layer: 313)을 형성하고, 하부 전극에 오목한 실린더(cylinder) 형상을 부여하기 위한 몰드층(mold layer: 320)을 희생층으로 형성한다. 식각 정지층(313)은 몰드층(320)의 패터닝(patterning) 식각 시 식각 종료점으로 작용하게, 몰드층(320)을 이루는 실리콘 산화물(SiO2)층과 식각 선택비를 가지는 절연 물질, 예컨대, 실리콘 질화물(Si3N4)을 포함하여 형성될 수 있다. 식각 정지층(313)의 하부에 실린더 하부 전극을 지지하기 위한 하측 지지층(311)이 실리콘산화물층과 같은 절연 물질층으로 형성할 수 있다.
몰드층(320)은 실린더 하부 전극의 형상을 부여할 오프닝홀(opening hole)이 보다 깊은 깊이를 가지더라도 바닥을 충분히 열 수 있게 식각율이 다른 다층의 절연층들의 적층 스택(stack)으로 형성될 수 있다. 예컨대, 상대적으로 식각율이 높은 피에스지(PSG: PhospoSilicate Glass)층의 제1몰드층(321) 및 상대적으로 식각율이 낮은 플라즈마 개선 테오스(PE-TEOS)층의 제2몰드층(323)을 포함하는 적층 스택(stack)으로 몰드층을 형성할 수 있다. 제1몰드층(321)은 대략 3000Å 내지 5000Å 정도 두께로 증착되고, 제2몰드층(323)은 대략 10000 내지 14000Å 정도 두께로 증착될 수 있다. 이후에, 제2몰드층(323) 상에 화학기계적연마(CMP)를 이용한 평탄화 과정을 수행하여 대략 1000Å 정도를 연마한다. 이러한 평탄화 과정은 후속 포토리소그래피(photolithography) 과정에서의 공정 마진(margin)을 개선하는 효과를 유도한다.
몰드층(320)을 이루는 실리콘 산화물 계열의 절연 물질과 식각 선택비를 가지는 실리콘 질화물(Si3N4)을 포함하는 부유고정층(410)을 형성한다. 부유고정층(410)은 하부 전극의 상측 외측면에 접촉하게 패터닝되어, 이웃하는 하부 전극들을 다수 개 묶어주는 역할을 하게 도입된다. 하부 전극들 다수 개가 서로 묶여 의지하게 되므로, 몰드층(320)을 선택적으로 제거하는 후속 습식 과정 또는 풀 딥아웃(full dip out) 과정에서 하부 전극이 쓰러지는 현상이 억제될 수 있다.
이때, 부유고정층(410)은 인장 스트레스(tensile stress)를 수반하는 저압 증착 실리콘질화물(LP-nitride)의 층을 포함하여 형성할 수 있다. LP-실리콘질화물층은 저압 증착 방식에 기인하여 상대적으로 높은 인장 스트레스, 예컨대, 1E10 dyne/㎠ 정도의 인장 스트레스를 수반할 수 있다. 이와 같이 부유고정층(410)이 스트레스를 수반하므로, 몰드층(320)과의 계면에서 이러한 인장 스트레스에 의한 크랙(crack)이 유발될 수 있다. 이를 억제하기 위해서, 부유고정층(410) 상에 반대 방향의 압축 스트레스를 수반하는 스트레스 완화층(420)을 증착한다. 스트레스 완화층(420)은 압축 스트레스를 수반하는 플라즈마 개선 테오스(PE-TEOS)층으로 증착될 수 있다. 부유고정층(410)이 대략 750Å 내지 850Å 정도 두께로 증착되고, 스 트레스 완화를 위한 스트레스 완화층(420)은 대략 1300Å 정도의 두께로 증착된다. 이러한 스트레스 완화층(420)의 도입에 의해 스트레스에 의한 크랙 발생을 억제할 수 있어, 커패시터의 전류 누설(leakage)을 억제시킬 수 있다.
도 3을 참조하면, 스트레스 완화층(420), 부유고정층(410) 및 몰드층(320)을 관통하는 오프닝홀(opening hole: 301)을 선택적 식각 과정으로 형성한다. 이러한 오프닝홀(301)의 형성에 의해 몰드층 패턴(325)이 패터닝되고, 부유고정층 제1패턴(411) 및 스트레스 완화층 제1패턴(421)이 패터닝된다. 오프닝홀(301)의 식각은 식각 정지층(313)에 식각 종료되는 건식 식각으로 수행되고, 식각 정지층(313)을 추가 식각하여 하부의 하부 전극용 콘택(203)을 노출한다.
오프닝홀(301)을 형성하기 위한 선택적 식각은 건식 식각 과정으로 수행될 수 있다. 이러한 건식 식각 과정에 수반되는 식각 잔류물을 제거하고, 식각 손상층을 회복시키기 위해서, 오프닝홀(301)의 표면을 식각 후 세정한다. 이러한 세정은 세정 화학액을 이용한 습식 과정으로 수행되며, 세정 화학액은 부유고정층 제1패턴(411)과 다른 층들 간의 계면으로 침투하여 이러한 계면 부위를 원하지 않게 식각할 수 있다.
이러한 계면에의 식각에 의해서 덴트(dent: 430)가 오프닝홀(301)의 측벽 상에 유발될 수 있다. 이러한 덴트(430)는 계면 접착력이 상대적으로 취약한 부유고정층 제1패턴(411)과 스트레스 완화층 제1패턴(421)의 계면 부위에 집중적으로 유발될 수 있다. 이러한 덴트(430)가 유발된 상태에서 하부 전극을 위한 금속 도전층(500)이 증착될 경우, 이러한 덴트(430) 내로 금속 도전층(500)이 유입되고 계면 크랙(crack)을 따라 이웃하는 다른 하부 전극들과 연결되는 브리지(501)를 유발할 수 있다. 본 발명의 실시예에서는 이러한 덴트(430)에 의한 결함 발생을 억제하기 위해, 하부 전극을 위한 금속 도전층(500)을 증착하기 이전에, 덴트(430)를 보상하는 방법을 제시한다.
도 4를 참조하면, 덴트(430)를 채우는 충진층(600)을 증착한다. 이러한 충진층(600)은 덴트(430)에 오프닝홀(301)의 측벽에 유발된 점을 고려하여, 하부 구조나 프로파일(profile)을 따라 안정적으로 그리고 컨포멀(conformal)하게 층이 증착되는 원자층증착(ALD)을 이용하여 형성된다. 또한, 충진층(600)으로 도전체가 아닌 유전물을 증착하여 하부 전극 간의 브리지가 이러한 충진층(600)의 증착에 의해 억제되도록 유도한다.
충진층(600)은 알루미늄 산화물(Al2O3)층을 7Å 내지 10Å 두께로 원자층증착하여 형성된다. 예컨대, 대략 295℃의 증착 온도에서 TMA를 알루미늄 소스(Al source)를 제공하고, 오존(O3)을 산화 소스로 순차적으로 제공한다. 오존(O3)은 280g/m3 의 양으로 발생되어 제공되며, ALD 과정 중간에 도입되는 퍼지(purge)는 아르곤(Ar) 가스를 이용한 퍼지 과정으로 도입된다. 이때, TMA/ Ar/ O3/ Ar 의 공급 시간은 2초/1초/3초/1초로 설정할 수 있다. 또한, TMA/ Ar/ O3/ Ar 은 100 sccm/ 2000 sccm/ 3500 sccm/ 2000 sccm 의 공급량으로 제공될 수 있다.
도 5를 참조하면, 덴트(430)를 채우는 충진층(600)에 습식 식각을 수행하여, 덴트(430)를 채우는 충진부(601)를 잔류시키고, 나머지 부분을 제거하여 오프닝홀(301)의 측벽 및 바닥 표면을 노출시킨다. 이때, 습식 과정은 수십 내지 수백 배 희석된 버퍼 산화물 식각액(BOE), 예컨대 대략 300: 1 정도로 희석된 BOE를 이용하여 수행될 수 있다. 덴트(430)를 채우는 충진부(601)가 잔류되므로, 이러한 충진부(601)에 의해 덴트(430) 및 덴트(430)에 이어진 크랙(crack) 등은 오프닝홀(301)로부터 차단되게 된다.
도 6을 참조하면, 오프닝홀(301)의 프로파일(profile)을 따라 오목한 부분을 가지는 실린더 하부 전극(700)을 형성한다. 하부 전극(700)을 위한 금속층, 예컨대, 티타늄(Ti)층을 장벽 금속층으로 수반하는 티타늄 질화물(TiN)층을 형성한 후, 화학기계적연마(CMP) 과정을 이용한 전극 분리 과정을 수행하여 하부 전극(700)으로 분리한다. 덴트(430)가 충진부(601)에 의해 메워져 차단된 상태이므로, 티타늄 질화물이나 티타늄층을 화학기상증착(CVD)할 때 사용되는 티타늄 소스, 예컨대, 사염화티타늄(TiCl4) 가스가 덴트(430) 내부로 유입되어 계면을 타고 증착되는 것이 유효하게 방지될 수 있다. 이에 따라, 덴트(430) 내에 티타늄 등이 증착되어 하부 전극(700)들 간의 브리지가 유발되는 것이 억제될 수 있다.
도 7을 참조하면, 부유고정층 제1패턴(411)의 일부를 제거하는 선택적 식각 과정을 위한 마스크(803)를 형성한다. 마스크(803)를 형성하기 이전에 오프닝홀(301)의 입구를 메우게 캐핑층(capping layer: 801)을 실리콘 산화물(SiO2)층을 포함하여 형성한다. 이러한 캐핑층(801)은 오프닝홀(301)을 채워 하부 전극(700)이 후속 식각 과정에 노출되어 손상되는 것을 억제하는 역할을 한다. 마스크(803)는 사진 노광 및 현상 과정으로 형성되는 포토레지스트 패턴을 포함하여 형성될 수 있다. 이때, 포토레지스트 패턴을 형성하기 이전에 평탄한 하지막 구조를 얻기 위해서, 오프닝홀(301)을 메우고 부유고정층 제1패턴(411) 및 스트레스 완화층 제1패턴(421)을 덮는 캐핑층(801)을 희생층으로 형성한다.
도 8을 참조하면, 마스크(803)에 의해 노출된 캐핑층(801) 부분을 선택적으로 식각하여, 부유고정층 제1패턴(411) 및 스트레스 완화층 제1패턴(421)의 일부인 제2패턴 부분(412, 422)을 포함하는 제2부분(402)을 덮고, 나머지 부분인 제1부분(403)을 노출시킨다.
도 9를 참조하면, 노출된 제1부분(403)의 스트레스 완화층 제1패턴(421) 부분 및 부유고정층 제1패턴(411) 부분을 선택적으로 제거하여, 제2부분(402)에 부유고정층 제2패턴(412) 및 스트레스 완화층 제2패턴(422)이 잔류하게 패터닝한다. 이에 따라, 부유고정층 제2패턴(412)은 몰드층 패턴(325)의 일부를 노출하고 하부 전극(700)들의 상측 단부를 고정시키는 형상으로 패터닝된다.
도 10을 참조하면, 노출된 몰드층 패턴(325)을 선택적으로 제거하는 습식 식각 과정을 수행한다. 습식 식각 과정은 산화물 제거를 위한 산화물 식각제, 예컨대, 희석 불산이나 버퍼 산화물 식각제(BOE: Buffer Oxide Etchant)를 이용하는 풀 딥아웃(full dip out) 과정으로 수행될 수 있다. 몰드층 패턴(325)의 제거 시 실리콘 질화물을 포함하여 형성된 부유고정층 제2패턴(412)은 잔류되고, 상부의 스트레스 완화층 제2패턴(422)은 함께 제거된다. 충진부(601)는 스트레스 완화층 제2패 턴(422)의 제거 시 잔류될 수 있으나, 충진부(601)가 알루미늄 산화물로 이루어질 경우 산화물 식각제인 BOE에 의해 식각되어 함께 제거될 수 있다.
도 11을 참조하면, 하부 전극(700) 상에 유전층(710)을 증착하고, 유전층(710) 상에 상부 전극(730)을 증착하여 커패시터 구조를 구현한다. 유전층(710)은 지르코늄 산화물(ZrO2)과 같은 고유전 상수 k 물질을 증착하여 형성될 수 있으며, 지르코늄 산화물의 층들 사이에 알루미늄 산화물(Al2O3)의 층을 증착하여 형성될 수 도 있다. 상부 전극(730)은 폴리실리콘층, 티타늄 질화물층이나 루테늄(Ru)층 또는 루테늄 산화물(RuO2)층 등을 포함하여 형성될 수 있고, 이러한 층들이 적층된 구조로 형성될 수도 있다.
본 발명의 실시예는 부유고정층 및 상부의 스트레스 완화층의 도입에 따라, 부유고정층과 스트레스 완화층의 계면에 유발될 수 있는 덴트(dent)를 통해 하부 전극들 사이의 브리지(bridge)가 유발되는 것을 억제할 수 있다. 이에 따라, 커패시터의 누설 전류를 억제할 수 있어, 보다 안정되게 높은 정전 용량을 확보하는 커패시터를 제시할 수 있다.
도 1 내지 도 11은 본 발명의 실시예에 따른 실린더형 커패시터 형성 방법을 보여주는 도면들이다.
Claims (6)
- 반도체 기판 상에 몰드(mold)층, 부유고정층 및 스트레스(stress) 완화층을 순차적으로 형성하는 단계;상기 스트레스 완화층, 부유고정층 및 상기 몰드층을 관통하는 오프닝홀(opening hole)들을 형성하는 단계;상기 오프닝홀 표면을 식각 후 세정하는 단계;상기 오프닝홀의 측벽에 상기 세정 시 수반된 덴트(dent)를 채우는 충진부를 형성하는 단계;상기 오프닝홀의 프로파일(profile)을 따르는 하부 전극들을 형성하는 단계;상기 부유고정층의 일부를 선택적으로 제거하여 하부의 상기 몰드층의 일부를 노출하고 상기 하부 전극들의 상측 단부를 고정시키는 부유고정층 패턴을 형성하는 단계;상기 노출된 몰드층을 선택적으로 제거하여 상기 하부 전극들의 외측벽을 노출시키는 단계; 및상기 하부 전극 상에 유전층 및 상부 전극을 형성하는 단계를 포함하는 실린더형 커패시터 형성 방법.
- 제1항에 있어서,상기 덴트(dent)는 상기 부유고정층 및 상기 스트레스 완화층의 계면으로 상 기 세정 시 사용되는 세정 화학액이 침투하여 상기 계면 부분에 형성되는 실린더형 커패시터 형성 방법.
- 제1항에 있어서,상기 충진부를 형성하는 단계는상기 세정된 오프닝홀 측벽에 유전물층을 원자층증착(ALD)하는 단계; 및상기 유전물층을 습식 식각하여 상기 덴트를 채우는 부분을 잔류하며 상기 오프닝홀의 측벽 및 바닥 표면을 노출시키는 단계를 포함하는 실린더형 커패시터 형성 방법.
- 제3항에 있어서,상기 유전물층은 알루미늄 산화물(Al2O3)층을 포함하는 실린더형 커패시터 형성 방법.
- 제4항에 있어서,상기 알루미늄 산화물(Al2O3)층이 식각되게 상기 습식 식각은 수십 내지 수백 배 희석된 버퍼 산화물 식각액(BOE)을 이용하여 수행되는 실린더형 커패시터 형성 방법.
- 제4항에 있어서,상기 알루미늄 산화물(Al2O3)층은 7Å 내지 10Å 두께로 원자층증착되는 실린더형 커패시터 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080131686A KR20100073099A (ko) | 2008-12-22 | 2008-12-22 | 실린더형 커패시터 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080131686A KR20100073099A (ko) | 2008-12-22 | 2008-12-22 | 실린더형 커패시터 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100073099A true KR20100073099A (ko) | 2010-07-01 |
Family
ID=42636125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080131686A KR20100073099A (ko) | 2008-12-22 | 2008-12-22 | 실린더형 커패시터 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20100073099A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022012336A1 (zh) * | 2020-07-14 | 2022-01-20 | 长鑫存储技术有限公司 | 半导体结构制作方法 |
| US11862513B2 (en) | 2020-07-14 | 2024-01-02 | Changxin Memory Technologies, Inc. | Manufacturing method of semiconductor structure |
-
2008
- 2008-12-22 KR KR1020080131686A patent/KR20100073099A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022012336A1 (zh) * | 2020-07-14 | 2022-01-20 | 长鑫存储技术有限公司 | 半导体结构制作方法 |
| US11862513B2 (en) | 2020-07-14 | 2024-01-02 | Changxin Memory Technologies, Inc. | Manufacturing method of semiconductor structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100716641B1 (ko) | 비정질카본층을 이용한 실린더형 캐패시터 제조 방법 | |
| US7402488B2 (en) | Method of manufacturing a semiconductor memory device | |
| KR100948078B1 (ko) | 반도체 장치의 제조방법 | |
| KR100865709B1 (ko) | 원통형 전하저장전극을 구비하는 캐패시터 제조 방법 | |
| US8114733B2 (en) | Semiconductor device for preventing the leaning of storage nodes and method for manufacturing the same | |
| KR101014855B1 (ko) | 실린더형 커패시터 형성 방법 | |
| US7504300B2 (en) | Method for fabricating semiconductor memory device having cylinder type storage node | |
| KR100752642B1 (ko) | 반도체소자의 커패시터 제조방법 | |
| US20120098132A1 (en) | Semiconductor device and method of manufacturing the same | |
| KR102645594B1 (ko) | 반도체장치 및 그 제조 방법 | |
| KR20120056074A (ko) | 스토리지노드의 높이를 증가시키는 커패시터 형성 방법 | |
| KR101020287B1 (ko) | 실린더형 커패시터 형성 방법 | |
| JP2010129770A (ja) | 半導体装置およびその製造方法 | |
| KR20090068774A (ko) | 반도체 소자의 캐패시터 및 그 제조 방법 | |
| KR100889321B1 (ko) | 원통형 하부전극을 구비한 캐패시터 제조 방법 | |
| KR20100073099A (ko) | 실린더형 커패시터 형성 방법 | |
| KR20100093925A (ko) | 반도체소자의 실린더 캐패시터 형성 방법 | |
| US8153486B2 (en) | Method for fabricating capacitor | |
| KR101090470B1 (ko) | 실린더형 커패시터 형성 방법 | |
| JP2006148052A (ja) | 半導体素子の格納電極形成方法 | |
| KR20100135095A (ko) | 반도체 소자의 커패시터 형성 방법 | |
| KR100884346B1 (ko) | 반도체소자의 캐패시터 형성방법 | |
| KR20100073100A (ko) | 실린더형 커패시터 형성 방법 | |
| KR20100004648A (ko) | 반도체 장치의 캐패시터 제조방법 | |
| KR100863521B1 (ko) | 원통형 전하저장전극을 구비하는 캐패시터 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |