KR20030002226A - 반도체 소자의 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터를 구성하는데 셀과 주변지역사이에 단차가 발생하지 않아 후속 공정을 용이하게 하는 캐패시터 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 메모리 소자의 캐패시터 제조방법은, 상기 목적을 달성하기 위한, 본 발명의 반도체 메모리 소자의 캐패시터 제조방법은 소정의 도전 구조 및 절연 구조가 형성된 기판 상에 제1 절연막을 형성하는 단계; 셀 영역의 상기 제1 절연막 상에 제1 플레이트전극용 전도막을 형성하는 단계;커패시터 형성 영역의 상기 제1 플레이트전극용 전도막 및 상기 제1 절연막을 선택적으로 식각하는 단계; 상기 제1 플레이트전극용 전도막 및 상기 제1 절연막이 노출된 패턴의 측벽에 제2 플레이트전극용 전도막을 형성하는 단계; 상기 제2 플레이트전극용 전도막 표면을 구상화하는 단계; 구상화된 상기 제2 플레이트전극용 전도막 표면에 유전체 박막을 형성하는 단계; 및 상기 도전 구조와 콘택되며 상기 유전체 박막을 덮는 전하저장전극을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 커패시터 제조 공정에 관한 것이다.
반도체 소자의 미세화에 따른 메모리셀의 커패시터 면적 축소와 안정적인 동작을 확보하기 위한 용량 확보가 포인트이며, 각 사에서 여러 가지 연구를 하고 있는데, 크게 스택 캐패시터(stack capacitor) 구조와 트랜치(trench capacitor) 구조로 분류할 수 있다. 스택 캐패시터 구조는 실리콘(Si) 기판상에 3차원 구조의 캐패시터를 만든 것이고, 트랜치 구조는 실리콘 기판에 깊은 홀(hole)을 파서, 캐패시터을 기판 내부에 형성하여, 캐패시터 용량을 얻는 것이다.
트랜치 캐패시터의 이점은 기판내부에 캐패시터를 형성하기 때문에 캐패시터 형성 후에도 평탄한 표면을 유지할 수 있으며, 로직 프로세스에 비해서, 고온 열처리가 필요한 캐패시터 형성을 트랜치스터 형성 전에 실시하기 때문에, 트랜지스트의 고성능화가 쉽다는 점을 들 수 있다. 단점으로서는 캐패시터 용량 확보를 위해서 깊고, 큰 어스펙트 비(aspect ratio)의 트랜치의 가운데에 캐패시터를 형성하기 때문에 미세화가 되면 메모리 셀를 안정적으로 만드는 것이 곤란하게 된다는 점이다.
한편, 스택 캐패시터(stack capacitor)를 이용한 메모리 셀의 장점은, 메모리 셀를 축소하기 쉽다는 것과 만들기 쉽다는데 있다. 트랜지스터 형성 후에 캐패시터 형성을 하기 때문에, 차후 고온 처리가 필요한 BST등의 고유전체 박막 막을 이용한 캐패시터의 도입이 용이하다는 점도 큰 매력이 된다. 그러나 트랜치 캐패시터의 단점은 기판상에 입체 캐패시터를 형성하는 것에 따라 발생하는 메모리 셀 영역과 로직부의 평면 단차가 고밀도 다층배선 형성, 콘택 형성에 대해서 장벽이 된다는 점이다.
또, 트랜지스터 형성 후에 캐패시터 형성을 하기 때문에 캐패시터 형성에 필요한 열처리가 트랜지스터의 고성능화에 영향을 준다는 점을 들 수 있다. 이러한 점들을 종합해서 볼 때 메모리셀을 만들기 쉽고, 셀사이즈를 축소하기 쉬운 스택 캐패시터를 주로 선택한다.
그러나, 종래기술에 따른 스택 커패시터를 형성 공정은 전하저장전극 상에 유전체 박막 및 플레이트전극을 적층하는 방식을 사용하기 때문에 셀 영역과 주변회로 영역 간에 단차가 심하게 발생하였으며, 이에 따라 후속 금속 콘택 공정이 용이하지 못하였다.
또한, 종래기술은 유전막을 사이에 두고 배치된 상, 하부전극들이 하나의 전극만을 이용하므로, 도핑(Doping) 농도에 따라 유전막 사이에서 공핍 폭(depletion width)이 크게 나타나 셀 커패시턴스가 작아지므로 센싱 마진(Sensing Margin)이 떨어지므로 소자의 동작 특성이 열화되는 문제점이 있었다.
본 발명은 셀 영역과 주변회로 영역 간의 단차를 줄이고, 셀 커패시턴스를 확보할 수 있는 반도체 소자의 커패시터 제조방법을 제공함을 그 목적으로 한다.
도1 내지 도7은 본 발명의 일 실시예에 따른 커패시터 제조 공정도.
* 도면의 주요 부분에 대한 부호의 설명
22 : 제1 산화막
23 : 제 1 플레이트전극용 전도막
25 : 제2 산화막
26 : 제2 플레이트전극용 전도막
28 : 유전체 박막
29 : 제1 전하저장전극용 전도막
30 : 제2 전하저장전극용 전도막
31 : 제3 산화막
상기 목적을 달성하기 위한, 본 발명의 반도체 메모리 소자의 캐패시터 제조방법은 소정의 도전 구조 및 절연 구조가 형성된 기판 상에 제1 절연막을 형성하는 단계; 셀 영역의 상기 제1 절연막 상에 제1 플레이트전극용 전도막을 형성하는 단계;커패시터 형성 영역의 상기 제1 플레이트전극용 전도막 및 상기 제1 절연막을 선택적으로 식각하는 단계; 상기 제1 플레이트전극용 전도막 및 상기 제1 절연막이 노출된 패턴의 측벽에 제2 플레이트전극용 전도막을 형성하는 단계; 상기 제2 플레이트전극용 전도막 표면을 구상화하는 단계; 구상화된 상기 제2 플레이트전극용 전도막 표면에 유전체 박막을 형성하는 단계; 및 상기 도전 구조와 콘택되며 상기 유전체 박막을 덮는 전하저장전극을 형성하는 단계를 포함하여 이루어진다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도1 내지 도8은 본 발명의 일 실시예에 따른 커패시터 제조 공정도이다.
본 실시예에 따르면, 먼저 도1에 도시한 바와 같이, 반도체기판(10)상에 소정영역에 소자분리막(11)을 형성하고, 게이트절연층(12), 게이트전극(13), 게이트하드마스크(14), 스페이서(15) 및 소오스/드레인 영역(도시되지 않음)으로 구성되는 모스 트랜지스터와, 랜딩 플러그 콘택(19) 및 비트라인(18)를 형성한다. 도면 부호 16은 층강절연막을 나타낸 것이다. 이어서, 전체 구조 상부에 층간절연층(20)및 식각베리어층(21)을 차례로 증착하고, 이를 선택 식각하여 랜딩 플러그 콘택(19)을 노출시키는 전하저장전극 콘택홀을 형성한 다음, 전하저장전극 콘택홀 내에 폴리실리콘 플러그(31)를 형성한다. 계속하여, 전체 구조 상부에 제1 산화막(22) 및 제1 플레이트전극용 전도막(23)을 차례로 증착하고, 셀 영역을 덮는 포토레지스트 패턴(24)을 사용하여 제1 플레이트전극용 전도막(23)을 건식 식각한다. 여기서, 제1 산화막(22)으로는 HDP(High Density Plasma), USG(Undoped Silicate Glass), PSG(Phospho Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl OrthoSilicate), LP-TEOS(Low Pressure Tetra Ethyl Ortho Silicate Glass), BPSG(Boro-Phospho-Silicate Glass) 등을 사용할 수 있으며, 제1 플레이트전극용 전도막(23)으로는 폴리실리콘이나 금속을 사용한다.
이어 도2에 도시된 바와 같이, 상기 패턴이 형성된 반도체 기판의 제 1 플레이트전극용 전도막(23)위에 제 2산화막(25)을 증착하고 에치백 공정을 진행하여 제 1 플레이트전극용 전도막의 상단부분이 개방되도록 한다.
이어 도3에 도시된 바와 같이, 상기 반도체 기판에 제2 플레이트전극용 전도막 마스크(도시 안됨)를 이용하여 제1 플레이트전극용 전도막(23) 및 제1 산화막(22)을 폴리실리콘 플러그(31)의 상단부분을 개방되도록 식각한다.
이어 도4에 도시된 바와 같이, 기판면을 따라 제2 플레이트전극용 전도막을 증착한다. 여기서 제2 플레이트전극용 전도막(26)을 도핑된 폴리(doped-poly) 또는 비도핑된 폴리(undoped-poly)를 사용하여 증착한다.
이어 도5에 도시된 바와 같이, 에치백 공정을 진행하여 제2 플레이트전극용전도막을 제1 산화막의 측벽부분만 제2 플레이트전극용 전도막(26)을 잔류시키고, 그 표면에 반구형 실리콘 그레인(27)을 증착한다.
계속하여, 도6에 도시된 바와 같이 전체 구조 표면을 따라 유전체 박막(28) 및 제1 전하저장전극용 전도막(29) 증착하고, 에치백 공정을 진행하여 반구형 실리콘 그레인(27) 상부에만 유전체 박막 및 제1 전하저장전극용 전도막(29)이 잔류되도록 한다. 여기서 유전체 박막(28)으로는 PZT(Pb(Zr,Ti)O3), TiO, STO(SrTiO3), TaO, TaON, ONO(Oxide-Nitride-Oxide), NO(Oxide-Nitride-Oxide) 또는 BST((Ba,Sr)TiO3) 등을 사용할 수 있다.
다음으로, 도7에 도시된 바와 같이 전체 구조 상부에 제2 전하저장전극용 전도막(30)을 증착하고, 화학기계연마(CMP) 공정을 실시하여 제2 전하저장전극용 전도막(30)이 셀 단위로 격리되도록 한다. 여기서, 제2 전하저장전극용 전도막(30)으로는 폴리실리콘막을 사용할 수 있다. 한편, CMP 공정 후에 급속열처리(RTP, Rapid ThermalProcessing) 또는 퍼니스(furnace) 열처리를 실시하여 유전체 박막(28)의 계면 특성을 확보할 수 있다.
상기와 같은 공정을 진행하는 경우, 플레이트전극이 2개의 전도막으로 구성되기 때문에 커패시터의 공핍 폭을 줄일 수 있으며, 구상화 공정을 통해 셀 커패시턴스를 확보할 수 있다. 또한, 셀 영역과 주변회로 영역 간의 단차를 제거할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 상기의 공정은 COB(Capacitor on Bit Line) 구조 또는 박스(Box)형 스택(Stack) 구조의 커패시터 형성시에도 적용할 수 있다.
또한, 전술한 실시예에서는 구상화 공정으로 반구형 실리콘 그레인을 형성하는 경우를 일례로 들어 설명하였으나, 본 발명은 전하저장전극용 전도막으로 금속막을 사용하여 소정의 열처리를 통해 그 표면을 구상화하는 경우에도 적용된다.
이상에서 살펴본 바와 같이 셀 영역과 주변회로 영역의 단차를 최소화하여 후속 금속 콘택 공정을 용이하게 하는 효과가 있으며, 셀 캐패시턴스를 확보하여 센싱 마진을 개선하는 효과가 있다.
Claims (3)
- 소정의 도전 구조 및 절연 구조가 형성된 기판 상에 제1 절연막을 형성하는 단계;셀 영역의 상기 제1 절연막 상에 제1 플레이트전극용 전도막을 형성하는 단계;커패시터 형성 영역의 상기 제1 플레이트전극용 전도막 및 상기 제1 절연막을 선택적으로 식각하는 단계;상기 제1 플레이트전극용 전도막 및 상기 제1 절연막이 노출된 패턴의 측벽에 제2 플레이트전극용 전도막을 형성하는 단계;상기 제2 플레이트전극용 전도막 표면을 구상화하는 단계;구상화된 상기 제2 플레이트전극용 전도막 표면에 유전체 박막을 형성하는 단계; 및상기 도전 구조와 콘택되며 상기 유전체 박막을 덮는 전하저장전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 제조방법.
- 제 1 항에 있어서,상기 전하저장전극을 형성하는 단계는,상기 유전체 박막을 덮는 제1 전하저장전극을 형성하는 단계; 및상기 도전 구조와 콘택되며 상기 제1 전하저장전극을 덮도록 제2 전하저장전극을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 플레이트전극용 전도막이 형성된 셀영역과 평탄화를 이루도록 주변회로 영역에 제3 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
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