CN102263034B - Bcd工艺中的高压mos晶体管结构及其制造方法 - Google Patents
Bcd工艺中的高压mos晶体管结构及其制造方法 Download PDFInfo
- Publication number
- CN102263034B CN102263034B CN 201110231689 CN201110231689A CN102263034B CN 102263034 B CN102263034 B CN 102263034B CN 201110231689 CN201110231689 CN 201110231689 CN 201110231689 A CN201110231689 A CN 201110231689A CN 102263034 B CN102263034 B CN 102263034B
- Authority
- CN
- China
- Prior art keywords
- trap
- doping type
- type
- field oxide
- implantation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供了一种BCD工艺中的高压MOS晶体管结构及其制造方法，所述BCD工艺中的高压MOS晶体管结构包括：第一掺杂类型的半导体衬底；第二掺杂类型的埋层，位于半导体衬底中；第二掺杂类型的半导体层，覆盖所述半导体衬底和埋层；第一掺杂类型的阱和第二掺杂类型的阱，并列位于所述半导体层中；场氧化层，位于所述第一掺杂类型的阱中；栅介质层，覆盖所述半导体层；栅电极，位于所述栅介质层和场氧化层上；源区，位于所述栅电极第一侧的第二掺杂类型的阱中；漏区，位于所述栅电极第二侧的第一掺杂类型的阱中。本发明可以与BCD工艺兼容，并避免场氧化层对P型离子的吸附作用导致的掺杂浓度低的问题。
Description
技术领域
本发明涉及BCD半导体工艺技术，尤其涉及一种BCD工艺中的高压MOS晶体管结构及其制造方法。
背景技术
BCD工艺是一种单片集成工艺技术，这种技术能够在同一芯片上制作Bipolar、CMOS和DMOS器件，简称为BCD工艺。由于BCD工艺综合了以上三种器件各自的优点，这使BCD工艺成为集成电路的主流工艺技术。
BCD工艺可以对于不同的电路选择不同的器件来达到相应电子电路器件的最优化，实现整个电路的低功耗、高集成度、高速度、高驱动能力的要求。BCD工艺是电源管理、显示驱动、汽车电子等IC制造工艺的上佳选择，具有广阔的市场前景。但是BCD工艺中的MOS晶体管耐压不高，这就限制了BCD工艺在一些领域的应用空间。
公开号为CN101111942A的中国专利文献中公开了一种PMOS晶体管及其形成方法，图1示出了该PMOS晶体管的剖面结构图，其以P型掺杂的硅衬底为基础，在其上形成有N型的下外延层(即N型埋层NBL)，在N型埋层NBL上形成有P型的上外延层，之后在P型的上外延层的一部分中形成N阱，保留的另一部分P型上外延层作为P漂移，之后再形成场氧化层100、栅介质层101、栅电极G、源极S和漏极D。此外，所公开的PMOS晶体管结构中，在N阱和N型埋层NBL之间还形成有P型埋层PBL。
但是，以上方法与BCD工艺的兼容性存在以下问题：1、所述PMOS晶体管，其先做N型埋层，然后再在N型埋层中做P型埋层，则P型埋层区域需要将该区域的N型埋层反型后形成，P型埋层形成时需要较高的剂量，在BCD工艺中，如果P型埋层剂量较高的话，在外延时会出现自掺杂现象，而且P型埋层剂量越高，自掺杂现象越明显，该现象会导致外延浓度分布异常，继而导致器件参数异常；2、所述PMOS晶体管，其P漂移区使用P型上外延层，若所述PMOS晶体管用于BCD工艺中，因BCD工艺中外延层的浓度较低，则P漂移区的浓度较低，在进行场氧化层生长时，因氧化层的“吸硼排磷”作用，在P漂移区的场氧化层下方很容易形成N型反型层，导致器件失效。所述以上方法与BCD工艺的兼容性较差，不能很好的应用于BCD工艺中。
发明内容
本发明要解决的技术问题是提供一种BCD工艺中的高压MOS晶体管结构及其制造方法，使其形成过程与BCD工艺相兼容。
为解决上述技术问题，本发明提供了一种BCD工艺中的高压MOS晶体管的制造方法，包括：
提供第一掺杂类型的半导体衬底，在所述半导体衬底上形成第二掺杂类型的埋层，然后形成第二掺杂类型的半导体层，所述第二掺杂类型与第一掺杂类型相反；
使用离子注入法在所述半导体层中形成并列的第一掺杂类型的阱和第二掺杂类型的阱；
在所述第一掺杂类型的阱中形成场氧化层；
形成覆盖所述半导体层的栅介质层；
在所述栅介质层和场氧化层上形成栅电极，所述栅电极具有相对的第一侧和第二侧，其中第一侧延伸至所述第二掺杂类型的阱上方的栅介质层上，第二侧延伸至所述场氧化层上；
在所述栅电极第一侧的第二掺杂类型的阱中形成源区，在所述栅电极第二侧的第一掺杂类型的阱中形成漏区。
可选地，所述第一掺杂类型为P型，所述第二掺杂类型为N型。
可选地，所述使用离子注入法形成所述第一掺杂类型的阱和第二掺杂类型的阱包括，使用P阱掩模版定位所述第一掺杂类型的阱的位置并注入硼离子，注入能量为90至110KeV，注入剂量为5E12至5E13/cm2；使用N阱掩模版定位所述第二掺杂类型的阱的位置并注入磷离子，注入能量为70至90KeV，注入剂量为1E12至1E13/cm2。
可选地，所述在所述第一掺杂类型的阱中形成场氧化层包括：
在所述半导体层上形成掩膜层并对其进行图形化，定义出所述场氧化层的图形；
以所述图形化的掩膜层上形成光刻胶层并对其进行图形化，暴露出P阱的区域；
以图形化后的光刻胶层和图形化后的掩膜层为掩膜，对所述半导体层进行氧化，形成所述场氧化层。
可选地，形成所述场氧化层之前还包括：对所述场氧化层的区域进行离子注入，注入离子为P型离子。
可选地，对所述场氧化层的区域进行离子注入中的注入离子为硼离子，注入能量为25至50KeV，注入剂量为5E13至1E14/cm2。
可选地，在所述第一掺杂类型的阱中形成场氧化层之后、形成所述栅介质层之前，还包括：对所述半导体层的表面进行牺牲氧化，并以所述场氧化层为掩膜对所述半导体层进行离子注入，以调节阈值电压。
可选地，以所述场氧化层为掩膜对半导体层进行的离子注入为硼离子注入，注入能量在25～40KeV之间可选，剂量在1.0E12～3.0E12/cm2之间可选。
可选地，所述栅介质层厚度为
之间可选。
可选地，所述栅电极的形成方法包括：
形成多晶硅层；
对所述多晶硅层进行离子注入，注入离子为磷离子，注入能量为35～45KeV，剂量为2E15～8E15/cm2之间可选；
对所述多晶硅层进行图形化，形成栅电极。
可选地，所述栅电极第一侧的第二掺杂类型的阱中形成源区，在所述栅电极第二侧的第一掺杂类型的阱中形成漏区的方法为：首先使用光刻版定位出源区和漏区的区域，对其进行轻掺杂离子注入。轻掺杂离子注入中注入离子为P型离子，具体为硼离子，注入能量为35～45KeV，剂量为2E13/cm2，注入后进行退火，退火温度为800～900℃之间可选，退火时间为0.5～2H之间可选。
可选地，使用外延生长法形成所述半导体层。
可选地，埋层的形成方法为，使用光刻掩膜版定位出N型掺杂的埋层的区域，然后进行离子注入并退火。
可选地，所述注入的离子为锑离子，注入能量为55～65KeV，剂量在1E15～2E15/cm2之间可选，N型掺杂的埋层的退火温度在1000～1250℃之间可选，时间在0.5～2H之间可选。
可选地，在所述栅电极的第一侧的第二掺杂类型的阱中形成源区，在所述栅电极第二侧的第一掺杂类型的阱中形成漏区包括：
使用光刻版定位出所述源区和漏区的区域，对其进行轻掺杂离子注入；
在所述栅电极周围形成侧墙；
以所述侧墙为掩膜对所述源区和漏区的区域进行源漏离子注入，所述源漏离子注入的注入剂量大于所述轻掺杂离子注入的注入剂量。
可选地，在所述第一掺杂类型的阱中形成场氧化层的过程中，还在所述第二掺杂类型的阱中和/或第一掺杂类型的阱与第二掺杂类型的阱之间形成场氧化层。
本发明还提供了一种BCD工艺中的高压MOS晶体管结构，包括：
第一掺杂类型的半导体衬底；
第二掺杂类型的埋层，位于半导体衬底中；
第二掺杂类型的半导体层，覆盖所述半导体衬底和埋层，所述第二掺杂类型与所述第一掺杂类型相反；
第一掺杂类型的阱和第二掺杂类型的阱，并列位于所述半导体层中；
场氧化层，位于所述第一掺杂类型的阱中；
栅介质层，覆盖所述半导体层；
栅电极，位于所述栅介质层和场氧化层上，所述栅电极具有相对的第一侧和第二侧，其中第一侧延伸至所述第二掺杂类型的阱上方的栅介质层上，第二侧延伸至所述场氧化层上；
源区，位于所述栅电极第一侧的第二掺杂类型的阱中；
漏区，位于所述栅电极第二侧的第一掺杂类型的阱中。
可选地，所述第一掺杂类型为P型，第二掺杂类型为N型，所述场氧化层的长度为2至6μm，所述长度沿所述源区至漏区的方向。
可选地，所述第一掺杂类型为P型，第二掺杂类型为N型，所述场氧化层具有第一侧和第二侧，所述场氧化层的第一侧位于所述栅电极下方，第二侧靠近所述漏区，所述场氧化层的第一侧与所述第二掺杂类型的阱位于栅电极下方的边界的距离为0至6μm。
可选地，所述第一掺杂类型为P型，第二掺杂类型为N型，所述栅电极位于所述场氧化层上的部分的长度为1至4μm，所述长度沿所述源区至漏区的方向。
可选地，所述第一掺杂类型为P型，第二掺杂类型为N型，所述栅电极位于所述场氧化层以外的部分的长度为3至6μm，所述长度沿所述源区至漏区的方向。
可选地，所述高压MOS晶体管结构还包括位于所述栅电极周围的侧墙。
可选地，所述高压MOS晶体管结构还包括位于所述侧墙下方的半导体层中的轻掺杂区，所述轻掺杂区的掺杂类型与所述源区和漏区相同，掺杂浓度小于所述源区和漏区的掺杂浓度。
可选地，所述栅介质层厚度为
之间可选。
可选地，所述高压MOS晶体管结构还包括位于所述第二掺杂类型的阱中和/或第一掺杂类型的阱与第二掺杂类型的阱之间形成场氧化层。
与现有技术相比，本发明具有以下优点：
本发明实施例的BCD工艺中的高压MOS晶体管的制造方法中，在第一掺杂类型的半导体衬底上形成第二掺杂类型的埋层、半导体层，之后使用离子注入法在半导体层中形成并列的第一掺杂类型的阱和第二掺杂类型的阱，然后再形成场氧化层、栅介质层、栅电极、源区和漏区。上述方法中，使用离子注入来形成不同掺杂类型的阱以作为器件的沟道区和漂移区，所述阱的注入浓度是基于实际流水试验得到的结果，不仅能较好的兼顾高压MOS管的性能，而且能够与BCD工艺兼容，使BCD工艺中有用到阱的器件，如电容、电阻、双极晶体管、低压MOS管、DMOS管等性能良好，有效地节省掩膜版和注入工艺，更加经济实用。
进一步的，本发明实施例中的BCD工艺中的高压MOS晶体管的制造方法中，所形成的高压MOS晶体管为PMOS晶体管，其中第一掺杂类型为P型，第二掺杂类型为N型，在形成场氧化层之前还对场氧化层的区域进行离子注入，注入离子为P型离子，防止了形成场氧化层时由于场氧化层对P型离子的吸附作用而导致表面的离子掺杂浓度变淡的问题。
此外，本实施例的BCD工艺中的高压MOS晶体管结构中，采用第一掺杂类型的阱和第二掺杂类型的阱来作为器件的漂移区和沟道区，能够与BCD工艺兼容。而且本实施例还对栅电极、场氧化层的相关尺寸进行了优选，使其能够耐受更高的电压。
附图说明
图1是现有技术的一种PMOS晶体管的剖面结构示意图；
图2是本发明实施例的BCD工艺中的高压MOS晶体管的制造方法的流程示意图；
图3至图9是本发明实施例的BCD工艺中的高压MOS晶体管的制造方法中各步骤的剖面结构示意图。
具体实施方式
现有技术中的PMOS晶体管形成方法中，首先形成P型的上外延层，然后再在其中形成N阱，使用该N阱和保留的一部分P型上外延层分别作为器件的沟道区和漂移区，但是该方法的与BCD工艺的兼容性较差。
本发明实施例的BCD工艺中的高压MOS晶体管结构及其制造方法中，采用不同掺杂类型的阱作为器件的沟道区和漂移区，从而能够与BCD工艺兼容，而且可以节省掩膜版和注入工艺，更加经济使用。
进一步的，本发明实施例中所形成的是PMOS晶体管，其中第一掺杂类型为P型，第二掺杂类型为N型，在形成场氧化层之前还对场氧化层的区域进行离子注入，注入离子为P型离子，防止了形成场氧化层时由于场氧化层对P型离子的吸附作用而导致表面的离子掺杂浓度变淡的问题。
下面结合具体实施例和附图对本发明作进一步说明，但不应以此限制本发明的保护范围。
图2示出了本发明实施例的BCD工艺中的高压MOS晶体管的制造方法的流程示意图，包括：
步骤S 11，提供第一掺杂类型的半导体衬底，在所述半导体衬底上形成第二掺杂类型的埋层，然后形成第二掺杂类型的半导体层，所述第二掺杂类型与第一掺杂类型相反；
步骤S12，使用离子注入法在所述半导体层中形成并列的第一掺杂类型的阱和第二掺杂类型的阱；
步骤S13，在所述第一掺杂类型的阱中形成场氧化层；
步骤S14，形成覆盖所述半导体层的栅介质层；
步骤S15，在所述栅介质层和场氧化层上形成栅电极，所述栅电极具有相对的第一侧和第二侧，其中第一侧延伸至所述第二掺杂类型的阱上方的栅介质层上，第二侧延伸至所述场氧化层上；
步骤S16，在所述栅电极第一侧的第二掺杂类型的阱中形成源区，在所述栅电极第二侧的第一掺杂类型的阱中形成漏区。
图3至图9示出了本发明实施例的各步骤的剖面结构示意图，下面结合图2和图3至图9进行详细说明。
首先结合图2和图3，执行步骤S11，提供第一掺杂类型(本实施例中以形成PMOS晶体管为例，第一掺杂类型具体为P型)的半导体衬底10，在所述半导体衬底10上形成第二掺杂类型(本实施例中具体为N型)的埋层11，然后形成第二掺杂类型的半导体层12，所述第二掺杂类型与第一掺杂类型相反。
半导体衬底10可以是硅衬底、锗硅衬底、III-V族元素化合物衬底、或绝缘体上硅结构，或本领域技术人员公知的其他半导体材料衬底，本实施例中采用的是硅衬底，更具体的，该硅衬底的晶向为<100>，电阻率为10～20Ω·cm。
进一步，半导体衬底10还可以经过初始氧化而在其表面形成厚度为0.2～0.6μm的氧化层(图中未示出)。
在本实施例中，具体的埋层11的形成方法为，使用光刻掩膜版定位出N型掺杂的埋层11的区域，然后进行离子注入并退火。本实施例中注入的离子为锑离子，注入能量为55～65KeV，剂量在1E15～2E15/cm2之间可选，N型掺杂的埋层11的退火温度在1000～1250℃之间可选，时间在0.5～2H之间可选。
在形成埋层11之后，使用外延生长法形成半导体层12。作为优选的实施例，在外延生长之前首先使用1∶10～1∶20的氢氟酸进行清洗。本实施例所形成的半导体层12的厚度为3.0～10.0μm，电阻率为1.0～3.0Ω·cm，掺杂类型为N型。
结合图2和图4，执行步骤S12，使用离子注入法在所述半导体层12中形成并列的第一掺杂类型的阱14和第二掺杂类型的阱13。具体的，本实施例中第一掺杂类型为P型，第二掺杂类型为N型。另外，作为示意，图4中同时示出了P阱14两侧的N阱13。
具体的，在步骤S12中，形成N阱13和P阱14之前，可以在半导体层12的表面生长薄氧化层15，其厚度为之间可选；之后使用N阱掩模版定位N阱13的位置并注入磷离子，注入能量为70至90KeV，注入剂量为1E12至1E13/cm2；然后使用P阱掩模版定位P阱14的位置并注入硼离子，注入能量为90至110KeV，注入剂量为5E12至5E13/cm2。当然，在其他具体实施例中，N阱13和P阱14的形成次序可以交换，而且所选用的注入离子也可以是其他同类型的离子。形成N阱13和P阱14之后，可以将薄氧化层15去除。
本实施例中采用离子注入形成P阱14和N阱13，P阱14用作器件的漂移区，N阱13用作器件的沟道区，其工艺过程属于BCD工艺中的常规双阱工艺，能够与BCD工艺兼容，更加经济实用。
结合图2和图7，执行步骤S13，在所述第一掺杂类型的阱14中形成场氧化层16；执行步骤S14，形成覆盖所述半导体层12的栅介质层17。
下面对步骤S13和S14的具体过程进行描述。首先参考图5，首先在半导体层12的表面上形成垫氧化层151，然后在垫氧化层151上形成掩膜层152，掩膜层152的材料为SiN，对掩膜层152进行图形化，定义出场氧化层16的图形。其中垫氧化层151的厚度为
可选。掩膜层152的图形化过程可以包括光刻、刻蚀等步骤。在其他具体实施例中，掩膜层152的材料还可以是其他本领域技术人员公知的硬掩膜材料。
之后参考图6，在图形化后的掩膜层152上形成光刻胶层153并对其进行图形化，暴露出P阱14的区域。优选的，光刻胶层153图形化过程中所使用的掩膜版可以是之前形成P阱14的P阱掩膜版，以节省额外的掩膜版的开销。之后，以图形化后的光刻胶层153和图形化后的掩膜层152为掩膜，将要形成场氧化层的区域(该区域也可称为P型埋沟区域)进行离子注入，注入离子为P型离子，本实施例中具体为硼离子，注入能量为25至50KeV，注入剂量为5E13至1E14/cm2，注入之后将图形化后的光刻胶层153去除。当然，在其他具体实施例中，在P型埋沟区域注入的离子还可以是其他P型离子，如铟离子等。
由于后续将要形成场氧化层，而较厚的场氧化层对于P型离子具有离子吸附作用，使得P阱14表面的掺杂浓度下降，本实施例中通过对P型埋沟区域进行离子注入，增大了该区域的离子浓度，从而可以抵消后续形成场氧化层时的吸附作用，防止场氧化层的吸附作用导致表面掺杂浓度下降的问题。
需要说明的是，在P阱14中形成场氧化层16的过程中，还可以在N阱13中和/或N阱13和P阱14之间一并形成场氧化层。具体的，在本实施例中，还同时在N阱13中以及N阱13和P阱14之间形成了场氧化层16，以作为器件之间的隔离。
之后结合图6和图7，在去除图形化后的光刻胶层153去除之后，以图形化后的掩膜层152为掩膜，对半导体层12进行氧化，氧化的方法可以是局部硅氧化(LOCOS)等，在P阱14中形成场氧化层16。
形成场氧化层16之后，还可以对半导体层12的表面进行牺牲氧化，形成牺牲氧化层(图中未示出)，牺牲氧化层的厚度为
可选；之后以场氧化层16为掩膜对半导体层12进行离子注入，以调节器件的阈值电压，具体的，注入离子可以为硼离子，注入能量在25～40KeV之间可选，剂量在1.0E12～3.0E12/cm2之间可选。当然，在调节阈值电压的注入过程中，也可以使用掩膜版对需要调节阈值电压的区域进行定位。
之后，形成覆盖半导体层12的栅介质层17，其厚度为
之间可选，其形成方法可以是本领域技术人员公知的方法。
结合图2和图8，执行步骤S 15，在所述栅介质层17和场氧化层16上形成栅电极18，所述栅电极18具有相对的第一侧和第二侧，其中第一侧延伸至所述第二掺杂类型的阱13上方的栅介质层17上，第二侧延伸至所述场氧化层16上。更具体的，栅电极18横跨N阱13和P阱14，并覆盖在P阱中的场氧化层16上。
本实施例中栅电极18的材料为多晶硅，其形成方法可以包括：首先使用CVD形成多晶硅层，其厚度为
之间可选；之后对该多晶硅层进行离子注入，本实施例中注入离子为磷离子，注入能量为35～45KeV，剂量为2E15～8E15/cm2之间可选；然后通过光刻、刻蚀等工艺对多晶硅层进行图形化，形成栅电极18。
结合图2和图9，执行步骤S16，在所述栅电极18第一侧的第二掺杂类型的阱13中形成源区20，在所述栅电极18第二侧的第一掺杂类型的阱14中形成漏区21。
具体的，在本实施例中，首先使用光刻版定位出源区20和漏区21的区域，对其进行轻掺杂离子注入。本实施例中轻掺杂离子注入中注入离子为P型离子，具体为硼离子，注入能量为35～45KeV，剂量为2E13/cm2，注入后进行退火，退火温度为800～900℃之间可选，退火时间为0.5～2H之间可选。
在轻掺杂离子注入之后，在栅电极18周围形成侧墙(spacer)22，侧墙22的材料可以是氧化硅、氮化硅等等。然后以侧墙22为掩膜对源区20和漏区21的区域进行源漏离子注入，源漏离子注入的注入剂量大于之前的轻掺杂离子注入的注入剂量。具体的，本实施例中，源漏离子注入的注入离子为硼离子，注入能量为75～85KeV，注入剂量为1E15～4E15/cm2。源漏离子注入之后可以进行退火以激活注入的离子，退火温度为850～900℃之间可选，退火时间在10～60min之间可选。由于侧墙22的遮挡作用，经过源漏离子注入之后，侧墙22下方的半导体层12中保留有轻掺杂区19。之后，如本领域技术人员所公知的，可以形成覆盖整个器件的介质层，然后对介质层进行刻蚀并暴露出源极20、漏极21和栅电极18，然后形成金属布线将器件的各个电极引出。
至此，本实施例所提供的BCD工艺中的高压MOS晶体管的结构如图9所示，包括：第一掺杂类型(本实施例中具体为P型)的半导体衬底10；第二掺杂类型的埋层11，位于半导体衬底10中；第二掺杂类型(本实施例中具体为N型)的半导体层12，覆盖所述半导体衬底10和埋层11；第一掺杂类型的阱14和第二掺杂类型的阱13，并列位于半导体层12中；场氧化层16，位于第一掺杂类型的阱14、第二掺杂类型的阱13、或第一掺杂类型的阱14与第二掺杂类型的阱13之间；栅介质层17，覆盖半导体层12；栅电极18，位于栅介质层17和场氧化层16上，栅电极18具有相对的第一侧和第二侧，其中第一侧延伸至第二掺杂类型的阱13上方的栅介质层17上，第二侧延伸至场氧化层16上；源区20，位于栅电极18第一侧的第二掺杂类型的阱13中；漏区21，位于栅电极18第二侧的第一掺杂类型的阱14中。
此外，本实施例的器件结构还包括：位于栅电极18周围的侧墙22和侧墙22下方的半导体层中的轻掺杂区19，轻掺杂区19的掺杂类型与源区20和漏区21相同，掺杂浓度小于源区20和漏区21的掺杂浓度。
与背景技术中所提及的器件有所不同，本实施例的器件结构中，N阱13下方并没有形成P型埋层。如果加入P型埋层的话，会导致N型掺杂的埋层11的结变淡变短，使得P阱14-N型掺杂的埋层11-P型掺杂的半导体衬底10这个寄生的PNP管的β变大，导致寄生漏电流增加。由于本实施例的器件结构中在N阱13下方没有P型掺杂的埋层，因此避免了上述问题。
作为一个优选的实施例，场氧化层16的长度d2为2至6μm，长度d2沿源区20至漏区21的方向；场氧化层16具有第一侧和第二侧，其中第一侧位于栅电极18下方，第二侧靠近漏区21，场氧化层16的第一侧与第一掺杂类型的阱14位于栅电极18下方的边界的距离d1为0至6μm；栅电极18位于场氧化层16上的部分的长度d4为1至4μm，长度d4沿源区20至漏区21的方向；栅电极18位于场氧化层16以外的部分的长度d3为3至6μm，长度d3沿源区20至漏区21的方向。
发明人使用工艺模拟器TSUPREM-4和器件模拟器Medici对本实施例形成的器件结构(具体为PMOS晶体管)进行了仿真，其中长度d1对器件耐压的影响如下表所示：
| 长度d1 | 0um | 0.5um | 1um |
| 耐压 | 29.8V | 28.2V | 26.8V |
长度d3对器件耐压的影响如下表所示：
| 长度d3 | 3um | 4um | 5um | 6um |
| 耐压 | 29.9V | 30.3V | 30.8V | 30.1V |
由上述仿真结果可见，采用本实施例所采用的优选的尺寸范围，可以使得器件具有较高的耐受电压。
需要说明的是，本实施例中是以PMOS晶体管为例进行说明的，在其他具体实施例中，也可以在部分区域掺杂类型不变的条件下，通过改变其他区域的掺杂类型、调整长度d1-d4的大小来形成NMOS晶体管，即第一掺杂类型为N型，第二掺杂类型为P型，并对离子注入的能量、剂量、掺杂区域的掺杂浓度作相应调整。当然，也可以在半导体层12的掺杂类型不变的前提下，改变其他区域的掺杂类型，从而实现NMOS晶体管的形成过程。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (23)
1.一种BCD工艺中的高压MOS晶体管的制造方法，其特征在于，包括以下步骤：
提供第一掺杂类型的半导体衬底，在所述半导体衬底上形成第二掺杂类型的埋层，然后形成第二掺杂类型的半导体层，所述第一掺杂类型为P型，所述第二掺杂类型为N型；
使用离子注入法在所述半导体层中形成并列的第一掺杂类型的阱和第二掺杂类型的阱；
在所述第一掺杂类型的阱中形成场氧化层；
形成覆盖所述半导体层的栅介质层；
在所述栅介质层和场氧化层上形成栅电极，所述栅电极具有相对的第一侧和第二侧，其中第一侧延伸至所述第二掺杂类型的阱上方的栅介质层上，第二侧延伸至所述场氧化层上；
在所述栅电极第一侧的第二掺杂类型的阱中形成源区，在所述栅电极第二侧的第一掺杂类型的阱中形成漏区;
其中，在形成所述场氧化层之前还包括：对所述第一掺杂类型的阱中场氧化层的区域进行离子注入，注入离子为P型离子。
2.根据权利要求1所述的BCD工艺中的高压MOS晶体管的制造方法，其特征在于，所述使用离子注入法形成所述第一掺杂类型的阱和第二掺杂类型的阱包括，使用P阱掩模版定位所述第一掺杂类型的阱的位置并注入硼离子，注入能量为90至110KeV，注入剂量为5E12至5E13/cm2；使用N阱掩模版定位所述第二掺杂类型的阱的位置并注入磷离子，注入能量为70至90KeV，注入剂量为1E12至1E13/cm2。
3.根据权利要求1所述的BCD工艺中的高压MOS晶体管的制造方法，其特征在于，所述在所述第一掺杂类型的阱中形成场氧化层包括：
在所述半导体层上形成掩膜层并对其进行图形化，定义出所述场氧化层的图形；
以所述图形化的掩膜层上形成光刻胶层并对其进行图形化，暴露出P阱的区域；
以图形化后的光刻胶层和图形化后的掩膜层为掩膜，对所述半导体层进行氧化，形成所述场氧化层。
4.根据权利要求1所述的BCD工艺中的高压MOS晶体管的制造方法，其特征在于，对所述场氧化层的区域进行离子注入中的注入离子为硼离子，注入能量为25至50KeV，注入剂量为5E13至1E14/cm2。
5.根据权利要求1所述的BCD工艺中的高压MOS晶体管的制造方法，其特征在于，在所述第一掺杂类型的阱中形成场氧化层之后、形成所述栅介质层之前，还包括：对所述半导体层的表面进行牺牲氧化，并以所述场氧化层为掩膜对所述半导体层进行离子注入，以调节阈值电压。
6.根据权利要求5所述的BCD工艺中的高压MOS晶体管的制造方法，其特征在于，以所述场氧化层为掩膜对半导体层进行的离子注入为硼离子注入，注入能量在25~40KeV之间可选，剂量在1.0E12~3.0E12/cm2之间可选。
7.根据权利要求1所述的BCD工艺中的高压MOS晶体管的制造方法，其特征在于，所述栅介质层厚度为150~350
之间可选。
8.根据权利要求1所述的BCD工艺中的高压MOS晶体管的制造方法，其特征在于，所述栅电极的形成方法包括：
形成多晶硅层；
对所述多晶硅层进行离子注入，注入离子为磷离子，注入能量为35~45KeV，剂量为2E15~8E15/cm2之间可选；
对所述多晶硅层进行图形化，形成栅电极。
9.根据权利要求1所述的BCD工艺中的高压MOS晶体管的制造方法，其特征在于，所述栅电极第一侧的第二掺杂类型的阱中形成源区，在所述栅电极第二侧的第一掺杂类型的阱中形成漏区的方法为：首先使用光刻版定位出源区和漏区的区域，对其进行轻掺杂离子注入，轻掺杂离子注入中注入离子为P型离子，具体为硼离子，注入能量为35~45KeV，剂量为2E13/cm2，注入后进行退火，退火温度为800~900℃之间可选，退火时间为0.5~2H之间可选。
10.根据权利要求1所述的BCD工艺中的高压MOS晶体管的制造方法，其特征在于，使用外延生长法形成所述半导体层。
11.根据权利要求1所述的BCD工艺中的高压MOS晶体管的制造方法，其特征在于，埋层的形成方法为，使用光刻掩膜版定位出N型掺杂的埋层的区域，然后进行离子注入并退火。
12.根据权利要求11所述的BCD工艺中的高压MOS晶体管的制造方法，其特征在于，所述注入的离子为锑离子，注入能量为55~65KeV，剂量在1E15~2E15/cm2之间可选，N型掺杂的埋层的退火温度在1000~1250℃之间可选，时间在0.5~2H之间可选。
13.根据权利要求1所述的BCD工艺中的高压MOS晶体管的制造方法，其特征在于，在所述栅电极的第一侧的第二掺杂类型的阱中形成源区，在所述栅电极第二侧的第一掺杂类型的阱中形成漏区包括：
使用光刻版定位出所述源区和漏区的区域，对其进行轻掺杂离子注入；
在所述栅电极周围形成侧墙；
以所述侧墙为掩膜对所述源区和漏区的区域进行源漏离子注入，所述源漏离子注入的注入剂量大于所述轻掺杂离子注入的注入剂量。
14.根据权利要求1所述的BCD工艺中的高压MOS晶体管的制造方法，其特征在于，在所述第一掺杂类型的阱中形成场氧化层的过程中，还在所述第二掺杂类型的阱中和/或第一掺杂类型的阱与第二掺杂类型的阱之间形成场氧化层。
15.一种BCD工艺中的高压MOS晶体管结构，其特征在于，包括：
第一掺杂类型的半导体衬底；
第二掺杂类型的埋层，位于半导体衬底中；
第二掺杂类型的半导体层，覆盖所述半导体衬底和埋层，所述第一掺杂类型为P型，所述第二掺杂类型为N型；
第一掺杂类型的阱和第二掺杂类型的阱，并列位于所述半导体层中；
场氧化层，位于所述第一掺杂类型的阱中；
P型埋沟区域，位于所述第一掺杂类型的阱中且位于所述场氧化层下；
栅介质层，覆盖所述半导体层；
栅电极，位于所述栅介质层和场氧化层上，所述栅电极具有相对的第一侧和第二侧，其中第一侧延伸至所述第二掺杂类型的阱上方的栅介质层上，第二侧延伸至所述场氧化层上；
源区，位于所述栅电极第一侧的第二掺杂类型的阱中；
漏区，位于所述栅电极第二侧的第一掺杂类型的阱中。
16.根据权利要求15所述的BCD工艺中的高压MOS晶体管结构，其特征在于，所述场氧化层的长度为2至6μm，所述长度沿所述源区至漏区的方向。
17.根据权利要求15所述的BCD工艺中的高压MOS晶体管结构，其特征在于，所述场氧化层具有第一侧和第二侧，所述场氧化层的第一侧位于所述栅电极下方，第二侧靠近所述漏区，所述场氧化层的第一侧与所述第二掺杂类型的阱位于栅电极下方的边界的距离为0至6μm。
18.根据权利要求15所述的BCD工艺中的高压MOS晶体管结构，其特征在于，所述栅电极位于所述场氧化层上的部分的长度为1至4μm，所述长度沿所述源区至漏区的方向。
19.根据权利要求15所述的BCD工艺中的高压MOS晶体管结构，其特征在于，所述栅电极位于所述场氧化层以外的部分的长度为3至6μm，所述长度沿所述源区至漏区的方向。
20.根据权利要求15所述的BCD工艺中的高压MOS晶体管结构，其特征在于，还包括位于所述栅电极周围的侧墙。
21.根据权利要求20所述的BCD工艺中的高压MOS晶体管结构，其特征在于，还包括位于所述侧墙下方的半导体层中的轻掺杂区，所述轻掺杂区的掺杂类型与所述源区和漏区相同，掺杂浓度小于所述源区和漏区的掺杂浓度。
22.根据权利要求15所述的BCD工艺中的高压MOS晶体管结构，其特征在于，所述栅介质层厚度为150~350之间可选。
23.根据权利要求15所述的BCD工艺中的高压MOS晶体管结构，其特征在于，还包括位于所述第二掺杂类型的阱中和/或第一掺杂类型的阱与第二掺杂类型的阱之间形成场氧化层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 201110231689 CN102263034B (zh) | 2011-08-12 | 2011-08-12 | Bcd工艺中的高压mos晶体管结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 201110231689 CN102263034B (zh) | 2011-08-12 | 2011-08-12 | Bcd工艺中的高压mos晶体管结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102263034A CN102263034A (zh) | 2011-11-30 |
| CN102263034B true CN102263034B (zh) | 2013-06-05 |
Family
ID=45009622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 201110231689 Active CN102263034B (zh) | 2011-08-12 | 2011-08-12 | Bcd工艺中的高压mos晶体管结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102263034B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103107094B (zh) * | 2013-01-23 | 2015-12-23 | 中航（重庆）微电子有限公司 | 一种耗尽型功率场效应晶体管及其制备方法 |
| CN111834228B (zh) * | 2020-07-30 | 2024-03-29 | 上海华虹宏力半导体制造有限公司 | Ldmos器件的制备方法 |
| CN112875641B (zh) * | 2021-01-29 | 2024-01-26 | 矽力杰半导体技术(杭州)有限公司 | Mems器件和电路器件的集成结构及其制造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6593621B2 (en) * | 2001-08-23 | 2003-07-15 | Micrel, Inc. | LDMOS field effect transistor with improved ruggedness in narrow curved areas |
| KR100859701B1 (ko) * | 2002-02-23 | 2008-09-23 | 페어차일드코리아반도체 주식회사 | 고전압 수평형 디모스 트랜지스터 및 그 제조 방법 |
| KR100448889B1 (ko) * | 2002-11-22 | 2004-09-18 | 한국전자통신연구원 | 에스오아이 기판을 이용한 전력 집적회로용 소자의 제조방법 |
| US7019377B2 (en) * | 2002-12-17 | 2006-03-28 | Micrel, Inc. | Integrated circuit including high voltage devices and low voltage devices |
| US6924531B2 (en) * | 2003-10-01 | 2005-08-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | LDMOS device with isolation guard rings |
| US7468537B2 (en) * | 2004-12-15 | 2008-12-23 | Texas Instruments Incorporated | Drain extended PMOS transistors and methods for making the same |
| US8138049B2 (en) * | 2009-05-29 | 2012-03-20 | Silergy Technology | Fabrication of lateral double-diffused metal oxide semiconductor (LDMOS) devices |
| CN202159671U (zh) * | 2011-08-12 | 2012-03-07 | 杭州士兰集成电路有限公司 | Bcd工艺中的高压mos晶体管结构 |
-
2011
- 2011-08-12 CN CN 201110231689 patent/CN102263034B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN102263034A (zh) | 2011-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11152459B2 (en) | Lateral MOSFET with buried drain extension layer | |
| US7902600B2 (en) | Metal oxide semiconductor device | |
| US7791137B2 (en) | High voltage metal oxide semiconductor device | |
| US7816744B2 (en) | Gate electrodes of HVMOS devices having non-uniform doping concentrations | |
| US20150123199A1 (en) | Lateral diffused semiconductor device | |
| TWI517267B (zh) | Vertical double diffusion field effect transistor and its manufacturing method | |
| US8502326B2 (en) | Gate dielectric formation for high-voltage MOS devices | |
| US20120267715A1 (en) | High voltage semiconductor device and method for fabricating the same | |
| TWI229941B (en) | High voltage metal-oxide semiconductor device | |
| CN105374686A (zh) | 一种ldmos器件的制作方法 | |
| CN113964188A (zh) | 横向双扩散金属氧化物半导体场效应管及其制作方法 | |
| CN104377244A (zh) | 一种降低ldmos导通电阻的器件结构 | |
| CN101276788A (zh) | 一种改善绝缘体上硅电路静电放电防护性能的方法 | |
| TWI455318B (zh) | 高壓半導體裝置及其製造方法 | |
| CN102263034B (zh) | Bcd工艺中的高压mos晶体管结构及其制造方法 | |
| JP2010056486A (ja) | 半導体装置及び半導体装置の製造方法 | |
| US20100187606A1 (en) | Semiconductor device that includes ldmos transistor and manufacturing method thereof | |
| US10217828B1 (en) | Transistors with field plates on fully depleted silicon-on-insulator platform and method of making the same | |
| CN111696984B (zh) | 半导体器件及其制作方法 | |
| CN104576732B (zh) | 一种寄生FinFET的横向双扩散半导体器件 | |
| CN103199109A (zh) | 一种nldmos器件及其制造方法 | |
| US20150115362A1 (en) | Lateral Diffused Metal Oxide Semiconductor | |
| KR20110078621A (ko) | 반도체 소자 및 그 제조 방법 | |
| CN202159671U (zh) | Bcd工艺中的高压mos晶体管结构 | |
| KR20110078861A (ko) | 수평형 디모스 트랜지스터 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |