CN115332323A - 半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 81
- 238000000034 method Methods 0.000 title claims description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 70
- 239000000758 substrate Substances 0.000 claims abstract description 63
- 229920005591 polysilicon Polymers 0.000 claims abstract description 53
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 18
- 239000010410 layer Substances 0.000 description 99
- 238000010586 diagram Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 125000004437 phosphorous atom Chemical group 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本申请公开了一种半导体器件及其制造方法，该半导体器件包括基底、场板和多晶硅层。其中，基底内设置有沟槽栅极；场板设置于基底上，场板包括相对于沟槽栅极对称设置的第一子场板和第二子场板；多晶硅层包括第一子多晶硅层和第二子多晶硅层，第一子多晶硅层和第二子多晶硅层分别设置于第一子场板和第二子场板上。本方案可以有效减小半导体器件的尺寸。
Description
技术领域
本申请涉及半导体技术领域，具体涉及一种半导体器件及其制造方法。
背景技术
BCD（Bipolar-CMOS-DMOS）工艺把双极（Bipolar）器件、互补金属氧化物半导体（Complementary Metal OxideSemiconductor，CMOS）器件和双扩散金属-氧化物半导体（Double-diffusion Metal Oxide Semiconductor，DMOS）器件同时制作在同一芯片上，它综合了双极器件高跨导、强负载驱动能力和CMOS集成度高、低功耗的优点，使其互相取长补短，发挥各自的优点。其中，DMOS器件是BCD电路中的核心所在，为了更好的与集成电路（Integrated Circuit，IC）成熟制程进行工艺集成，一般采用横向DMOS，即LDMOS（LateralDouble-diffusion Metal Oxide Semiconductor）。
目前的LDMOS大多采用的平面多晶栅结构，而平面多晶栅势必要占用较大的面积，导致LDMOS的尺寸较大。
发明内容
本申请提供一种半导体器件及其制造方法，可以有效减小半导体器件的尺寸。
第一方面，本申请提供一种半导体器件，包括：
基底，所述基底内设置有沟槽栅极；
场板，所述场板设置于所述基底上，所述场板包括相对于所述沟槽栅极对称设置的第一子场板和第二子场板；
多晶硅层，所述多晶硅层包括第一子多晶硅层和第二子多晶硅层，所述第一子多晶硅层和所述第二子多晶硅层分别设置于所述第一子场板和所述第二子场板上。
在本申请提供的半导体器件中，所述基底内还设置有两个相对于所述沟槽栅极对称设置的沟道区、两个相对于所述沟槽栅极对称设置的源区、两个相对于所述沟槽栅极对称设置的漂移区和两个相对于所述沟槽栅极对称设置的漏区，所述沟道区位于所述沟槽栅极和所述漂移区之间，所述源区位于所述沟道区内，所述漏区位于所述漂移区内。
在本申请提供的半导体器件中，所述半导体器件还包括：
介质层，所述介质层覆盖于所述场板和所述多晶硅层上，所述介质层具有暴露所述漏区的第一接触孔、暴露所述多晶硅层的第二接触孔、暴露所述源区的第三接触孔和暴露所述沟槽栅极的第四接触孔；
设置于所述介质层上的第一金属层、第二金属层、第三金属层和第四金属层，所述第一金属层通过所述第一接触孔与所述漏区连接，所述第二金属层通过所述第二接触孔与所述多晶硅层连接，所述第三金属层通过所述第三接触孔与所述源区连接，所述第四金属层通过所述第四接触孔与所述沟槽栅极连接。
在本申请提供的半导体器件中，所述沟槽栅极的宽度为0.25um~2.5um，深度为0.8um~3um。
在本申请提供的半导体器件中，所述沟槽栅极包括多晶层和栅氧层，所述栅氧层围绕所述多晶层的侧壁设置。
在本申请提供的半导体器件中，所述栅氧层的厚度为60Å~200Å。
在本申请提供的半导体器件中，所述场板为热氧化层，所述场板的厚度为600Å~3000Å。
在本申请提供的半导体器件中，所述多晶硅层的厚度为500Å~2000Å。
在本申请提供的半导体器件中，所述基底的厚度为3um~12um。
第二方面，本申请提供了一种半导体器件的制造方法，上述半导体器件采用所述半导体器件制造方法制成，所述半导体器件的制造方法包括：
提供一基底；
在所述基底内形成沟槽栅极；
在所述基底上形成场板，所述场板包括相对于所述沟槽栅极对称设置的第一子场板和第二子场板；
在所述场板上形成多晶硅层，所述多晶硅层包括第一子多晶硅层和第二子多晶硅层，所述第一子多晶硅层和所述第二子多晶硅层分别设置于所述第一子场板和所述第二子场板上。
综上，本申请提供的半导体器件包括基底、场板和多晶硅层。其中，所述基底内设置有沟槽栅极；所述场板设置于所述基底上，所述场板包括相对于所述沟槽栅极对称设置的第一子场板和第二子场板；所述多晶硅层包括第一子多晶硅层和第二子多晶硅层，所述第一子多晶硅层和所述第二子多晶硅层分别设置于所述第一子场板和所述第二子场板上。本方案通过将栅极设置于基底内形成沟槽栅极，从而可以有效减小半导体器件的尺寸。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的半导体器件的第一中间件结构示意图。
图2是本申请实施例提供的半导体器件的第二中间件结构示意图。
图3是本申请实施例提供的半导体器件的第三中间件结构示意图。
图4是本申请实施例提供的半导体器件的第四中间件结构示意图。
图5是本申请实施例提供的半导体器件的第五中间件结构示意图。
图6是本申请提供的半导体器件的结构示意图。
图7是本申请实施例提供的半导体器件的制造方法的流程示意图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素，此外，本申请不同实施例中具有同样命名的部件、特征、要素可能具有相同含义，也可能具有不同含义，其具体含义需以其在该具体实施例中的解释或者进一步结合该具体实施例中上下文进行确定。
应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
在后续的描述中，使用用于表示元件的诸如“模块”、“部件”或者“单元”的后缀仅为了有利于本申请的说明，其本身没有特定的意义。因此，“模块”、“部件”或者“单元”可以混合地使用。
在本申请的描述中，需要说明的是，术语“上”、“下”、“左”、“右”、“内”、“外”、“纵向”、“横向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
以下对本申请涉及的实施例进行具体描述，需要说明的是，在本申请中对实施例的描述顺序不作为对实施例优先顺序的限定。
以下将通过具体实施例对本申请所示的技术方案进行详细说明。需要说明的是，以下实施例的描述顺序不作为对实施例优先顺序的限定。
目前的LDMOS大多采用的平面多晶栅结构，而平面多晶栅势必要占用较大的面积，导致LDMOS的尺寸较大。
基于此，本申请提供了一种半导体器件，请参阅图1-图6，本申请提供的半导体器件可以包括基底10、场板20和多晶硅层30。其中，基底10内设置有沟槽栅极11。场板20设置于基底10上，场板20包括相对于沟槽栅极11对称设置的第一子场板21和第二子场板22；多晶硅层30包括第一子多晶硅层31和第二子多晶硅层32，第一子多晶硅层31和第二子多晶硅层32分别设置于第一子场板21和第二子场板22上。
在本申请实施例中，通过将栅极设置于基底10内形成沟槽栅极11，从而避免现有技术中由于平面多晶栅占据基底10较大面积，导致半导体器件的尺寸较大的问题。也即，本方案可以有效减小半导体器件的尺寸。
其中，基底10内还设置有两个相对于沟槽栅极11对称设置的沟道区12、两个相对于沟槽栅极11对称设置的源区13、两个相对于沟槽栅极11对称设置的漂移区14和两个相对于沟槽栅极11对称设置的漏区15，沟道区12位于沟槽栅极11和漂移区14之间，源区13位于沟道区12内，漏区15位于漂移区14内。
在一些实施例中，基底10为半导体衬底。此时，沟槽栅极11、沟道区12、源区13、漏区15和漂移区14均位于该半导体衬底内。
在另一实施例中，该基底10可以包括半导体衬底、埋层和外延层。其中，埋层和外延层由下至上依次层叠设置于半导体衬底上。此时，沟槽栅极11、沟道区12、源区13、漏区15和漂移区14均位于该外延层内。
在本申请实施例中，沟道区12可以为第一导电类型沟道区12，漂移区14可以为第二导电类型漂移区14，源区13可以为第二导电类型源极区，漏区15可以为第二导电类型漏极区、埋层可以为第一导电类型埋层，外延层可以为第二导电类型外延层。需要说明的是，第一导电类型为P型，第二导电类型为N型；或第一导电类型为N型，第二导电类型为P型。
在具体实施过程中，埋层可以通过对半导体衬底的上表层进行第一导电类型的离子注入而形成。比如，可以对半导体衬的上表层进行Sb离子注入以得到埋层。外延层的形成方法有多种，比如，物理气相沉积、化学气相沉积或者其他适合的方法。沟道区12、源区13、漏区15和漂移区14等离子注入区均可以通过离子注入的方式形成，在此不再一一赘述。
其中，半导体衬底的材料可以采用单晶硅、碳化硅、砷化镓、磷化铟或锗硅等材料，半导体衬底的材料还可以是锗硅、Ⅲ-Ⅴ族元素化合物、碳化硅或其叠层结构，或绝缘体上硅结构，也可以是金刚石衬底或本领域技术人员公知的其他半导体材料衬底，例如，可以在单晶硅中注入P原子形成N型导电的半导体衬底，也可以在单晶硅中注入B原子形成P型导电的半导体衬底。在本申请实施例中，该半导体衬底为硅衬底。
为了避免基底10过薄而增加在基底10内制作离子注入区和其他器件区的工艺难度，或由于基底10过厚导致半导体器件的尺寸过大。将基底10的厚度在一些实施例中，可以将基底的厚度设置为3um~12um。
在一些实施例中，为了避免由于沟槽栅极11宽度较小而增大蚀刻难度，或由于宽度过大而挤压基底10内的离子注入区和其他器件区的面积，可以将沟槽栅极11的宽度设置为0.25um~2.5um。需要说明的是，沟槽栅极11的宽度可以根据实际情况设定。比如，沟槽栅极11的宽度可以为0.25um、0.3um、0.35um、1um、2.5um等。
而沟槽栅极11的深度可以根据半导体器件的耐压要求进行设定。耐压要求不同，沟槽栅极11的深度不同。可以理解的是，该沟槽栅极11的深度最大不超过基底10的厚度。在一些实施例中，可以将该沟槽栅极11的深度设置为0.8um~3um。需要说明的是，沟槽栅极11的深度可以根据实际情况设定。比如，沟槽栅极11的深度可以为0.8um、1um、1.5um、1.8um、3um等。
在一些实施例中，沟槽栅极11包括多晶层111和栅氧层112，栅氧层112围绕多晶层111的侧壁设置。其中，栅氧层112的厚度可以为60Å~200Å。可以理解的是，该栅氧层112的厚度与多晶层111的厚度相关。在具体实施过程中，可以根据多晶层111的需求厚度，对栅氧层112的厚度进行调整。
在一些实施例中，该场板20可以为热氧化层。该场板20的厚度为600Å~3000Å。也即，第一子场板21和第二子场板22的厚度均为600Å~3000Å。需要说明的是，该第一子场板21和第二子场板22的厚度和长度可以根据半导体器件的耐压要求进行灵活调整。可以理解的是，位于场板20上的多晶硅层30的长度与场板20的长度相对应，当场板20的长度发生变化时，多晶硅层30的长度随之发生变化。
需要说明的是，多晶硅层30的厚度为500Å~2000Å。可以理解的是，多晶硅层30的厚度和基底10的厚度均可以根据实际情况设定。
在一些实施例中，该半导体器件还可以包括介质层及设置于介质层上的第一金属层51、第二金属层52、第三金属层53和第四金属层54。
其中，介质层覆盖于场板20和多晶硅层30上，介质层具有暴露漏区15的第一接触孔41、暴露多晶硅层30的第二接触孔42、暴露源区13的第三接触孔43和暴露沟槽栅极11的第四接触孔44。
其中，该介质层的材料可以包括氮化硅、氮氧化硅或掺磷的硅玻璃等。
第一金属层51通过第一接触孔41与漏区15连接，第二金属层52通过第二接触孔42与多晶硅层30连接，第三金属层53通过第三接触孔43与源区13连接，第四金属层54通过第四接触孔44与沟槽栅极11连接。
其中，第一接触孔41、第二接触孔42、第三接触孔43和第四接触孔44中填充的材料均可以包括Ti、TiN、Ag、Au、Cu、Al、W、Ni、Zn及Pt中的一种，也可以是其他适合的导电材料。
可以理解的是，当两个第二金属层52分别通过两个第二接触孔42和两个多晶硅层30向第一子场板21和第二子场板22施加电压时，两个第二金属层52分别与第一子场板21、第二子场板22之间形成场板20电容，对漂移区14进行耗尽。而场板20电容的大小与第一子场板21及第二子场板22的厚度与长度相关。也即，本申请实施例提供的半导体器件可以通过调节第一子场板21和第二子场板22的厚度与长度对该半导体器件的耐压能力和击穿电压进行灵活调节。
综上，本申请实施例提供的半导体器件通过将栅极设置于基底10内形成沟槽栅极11，可以有效减小半导体器件的尺寸。并且，本方案还可以根据实际需求对场板20的厚度和长度进行调节，从而达到对该半导体器件的耐压能力和击穿电压进行灵活调节的目的。
请参阅图7，本申请实施例还提供了一种半导体器件的制造方法，该半导体器件的制造方法的具体流程可以如下：
101、提供一基底。
其中，基底10的厚度为3um~12um。基底10的厚度均可以根据实际情况设定。比如，该基底10的厚度可以为3um、4um、5um、10um、12um等。
102、在基底内形成沟槽栅极。
具体的，可以在基底10上形成具有预设图案的掩膜层120。然后，基于该具有预设图案的掩膜层120对基底10进行干法蚀刻，在基底10上形成沟槽110。之后，对该沟槽110进行热氧化工艺，以在该沟槽110的侧壁形成栅氧层112，最后在具有栅氧层112的沟槽110内沉积多晶硅，从而形成沟槽栅极11。
需要说明的是，该掩膜层120的材料可以为氧化硅、氮化硅或氮氧化硅。
在具体实施过程中，在该沟槽110外可能会沉积有多余的多晶硅。为了避免多余的多晶硅对半导体器件造成影响，在一些实施例中，可以通过多晶回刻工艺和/或研磨工艺清除沟槽外多余的多晶硅。
其中，该沟槽栅极11的宽度为0.25um~2.5um，深度为0.8um~3um。需要说明的是，沟槽栅极11的宽度和深度均可以根据实际需求进行设定。比如，沟槽栅极11的宽度可以为0.25um、0.3um、0.35um、1um、2.5um等。沟槽栅极11的深度可以为0.8um、1um、1.5um、1.8um、3um等。
103、在基底上形成场板，场板包括相对于沟槽栅极对称设置的第一子场板和第二子场板。
具体的，可以通过热氧化工艺在基底10上形成场板20。也即，该场板20为热氧化层。其中，该场板20的厚度为600Å~3000Å。
104、在场板上形成多晶硅层，多晶硅层包括第一子多晶硅层和第二子多晶硅层，第一子多晶硅层和第二子多晶硅层分别设置于第一子场板和第二子场板上。
具体的，可以通过物理气相沉积法在场板20上形成多晶硅层30，然后同时对场板20和多晶硅层30进行蚀刻，分别形成第一子场板21、第二子场板22、第一子多晶硅层31和第二子多晶硅层32。
综上，本申请提供的半导体器件的制造方法通过将栅极设置于基底10内形成沟槽栅极11，从而避免现有技术中由于平面多晶栅占据基底10较大面积，导致半导体器件的尺寸较大的问题。也即，本方案可以有效减小半导体器件的尺寸。并且，本方案还可以通过调节第一子场板21和第二子场板22的厚度与长度对该半导体器件的耐压能力和击穿电压进行灵活调节。
该半导体器件的具体制程可参见图1-图6及上述半导体器件实施例，在此不作赘述。需要说明的是，其中名词的含义与上述半导体器件中相同，具体实现细节可以参考方法实施例中的说明。
以上对本申请所提供的半导体器件及其制造方法进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。
Claims (10)
1.一种半导体器件，其特征在于，包括：
基底，所述基底内设置有沟槽栅极；
场板，所述场板设置于所述基底上，所述场板包括相对于所述沟槽栅极对称设置的第一子场板和第二子场板；
多晶硅层，所述多晶硅层包括第一子多晶硅层和第二子多晶硅层，所述第一子多晶硅层和所述第二子多晶硅层分别设置于所述第一子场板和所述第二子场板上。
2.如权利要求1所述的半导体器件，其特征在于，所述基底内还设置有两个相对于所述沟槽栅极对称设置的沟道区、两个相对于所述沟槽栅极对称设置的源区、两个相对于所述沟槽栅极对称设置的漂移区和两个相对于所述沟槽栅极对称设置的漏区，所述沟道区位于所述沟槽栅极和所述漂移区之间，所述源区位于所述沟道区内，所述漏区位于所述漂移区内。
3.如权利要求2所述的半导体器件，其特征在于，所述半导体器件还包括：
介质层，所述介质层覆盖于所述场板和所述多晶硅层上，所述介质层具有暴露所述漏区的第一接触孔、暴露所述多晶硅层的第二接触孔、暴露所述源区的第三接触孔和暴露所述沟槽栅极的第四接触孔；
设置于所述介质层上的第一金属层、第二金属层、第三金属层和第四金属层，所述第一金属层通过所述第一接触孔与所述漏区连接，所述第二金属层通过所述第二接触孔与所述多晶硅层连接，所述第三金属层通过所述第三接触孔与所述源区连接，所述第四金属层通过所述第四接触孔与所述沟槽栅极连接。
4.如权利要求1所述的半导体器件，其特征在于，所述沟槽栅极的宽度为0.25um~2.5um，深度为0.8um~3um。
5.如权利要求1所述的半导体器件，其特征在于，所述沟槽栅极包括多晶层和栅氧层，所述栅氧层围绕所述多晶层的侧壁设置。
6.如权利要求5所述的半导体器件，其特征在于，所述栅氧层的厚度为60Å~200Å。
7.如权利要求1所述的半导体器件，其特征在于，所述场板为热氧化层，所述场板的厚度为600Å~3000Å。
8.如权利要求1所述的半导体器件，其特征在于，所述多晶硅层的厚度为500Å~2000Å。
9.如权利要求1所述的半导体器件，其特征在于，所述基底的厚度为3um~12um。
10.一种半导体器件的制造方法，其特征在于，采用所述半导体器件的制造方法制成如权利要求1至9中任一项所述的半导体器件，所述半导体器件的制造方法包括：
提供一基底；
在所述基底内形成沟槽栅极；
在所述基底上形成场板，所述场板包括相对于所述沟槽栅极对称设置的第一子场板和第二子场板；
在所述场板上形成多晶硅层，所述多晶硅层包括第一子多晶硅层和第二子多晶硅层，所述第一子多晶硅层和所述第二子多晶硅层分别设置于所述第一子场板和所述第二子场板上。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202211269528.XA CN115332323A (zh) | 2022-10-18 | 2022-10-18 | 半导体器件及其制造方法 |
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| CN202211269528.XA CN115332323A (zh) | 2022-10-18 | 2022-10-18 | 半导体器件及其制造方法 |
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Family
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| CN202211269528.XA Pending CN115332323A (zh) | 2022-10-18 | 2022-10-18 | 半导体器件及其制造方法 |
Country Status (1)
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| CN (1) | CN115332323A (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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