CN115632058A - 半导体器件、其制备方法、功率转换电路及车辆 - Google Patents

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Abstract

本申请公开了一种半导体器件、其制备方法、功率转换电路及车辆，半导体器件在沟槽底部引入了沟道区，配合栅极分裂结构，为电子从外延层到第二源区提供了一条低势垒路径，使器件具有较低的第三象限开启电压，抑制了体二极管的开通，解决了双极退化问题。并且，低势垒路径具有很好的反向恢复特性，较少的反向恢复电荷使得器件的开启损耗大大降低。

Description

半导体器件、其制备方法、功率转换电路及车辆
技术领域
本申请涉及半导体技术领域，尤其涉及到一种半导体器件、其制备方法、功率转换电路及车辆。
背景技术
碳化硅(silicon carbide，SiC)材料相对硅(silicon，Si)材料具有宽禁带、高临界击穿电场、高热导率及高电子饱和漂移速度等优势，利用SiC材料制作的金属-氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)相比Si材料制作的绝缘栅双极型晶体管(insulated gate bipolar transistor，IGBT)具有高击穿电压、低导通压降等特性。且单极导电特性使得SiC MOSFET相比Si IGBT具有更快的开关速度、更低的导通损耗和更低的开关损耗，因此，SiC MOSFET已经在部分应用场景诸如车载微控制单元(micro controller unit，MCU)、车载电池充电器(on-board batterycharger，OBC)等领域取代Si IGBT。
SiC MOSFET器件作为电源系统的核心器件，不仅需要优异的第一象限特性，而且也需要优异的第三象限性能。虽然SiC MOSFET器件内部存在寄生体二极管，可以在第三象限工作时导通续流，但是开启电压高达2V～3V，并且SiC MOSFET的体二极管导通时会带来较大损耗。同时由于碳化硅外延层存在基平面位错(basal plane dislocation，BPD)，体二极管导通时电子和空穴复合所释放的能量将会导致堆垛层错在BPD处蔓延，从而产生双极退化现象，导致SiC MOSFET器件的电学性能退化，比如SiC MOSFET器件的导通电阻增加，SiC MOSFET器件阻断状态下泄漏电流增大等问题，这给整个系统的性能和可靠性带来了严峻挑战。
发明内容
本申请提供一种半导体器件、其制备方法、功率转换电路及车辆，用于降低器件在第三象限工作时的开启电压，且解决双极退化问题。
第一方面，本申请提供了一种半导体器件，包括：半导体衬底、设置在半导体衬底上的外延层、设置于外延层内的沟槽、隔着栅绝缘膜设置在沟槽内的栅极、设置于外延层上的源极、以及设置于半导体衬底远离外延层一侧的漏极。其中，沟槽具有相对设置的第一侧壁和第二侧壁。示例性地，在外延层内可以包括：设置于沟槽外侧且与第一侧壁接触的第一源区，位于第一源区下方的阱区，设置于沟槽外侧且包裹沟槽的第二侧壁并延伸至沟槽的底部的屏蔽区，设置于沟槽的第二侧壁和屏蔽区之间的第二源区，设置于沟槽的底部和屏蔽区之间且与第二源区接触的沟道区。
在本申请中，半导体衬底可以为掺杂有五价元素的SiC单晶衬底，外延层可以采用外延生长生成的掺杂有相应杂质的SiC材料。具体地，半导体衬底和外延层中掺杂的主要是N型杂质，例如氮(N)、磷(P)或砷(As)等。示例性地，半导体衬底的掺杂浓度一般大于外延层的掺杂浓度。
在本申请中，第一源区、第二源区和沟道区可以是采用离子注入工艺，通过对外延层进行掺杂形成的。并且，第一源区、第二源区和沟道区中掺杂的主要是N型杂质，例如氮(N)、磷(P)或砷(As)等。示例性地，沟道区的掺杂浓度一般小于第一源区和第二源区的掺杂浓度，第一源区的掺杂浓度和第二源区的掺杂浓度一般相似。
在本申请中，阱区和屏蔽区可以是采用离子注入工艺，通过对外延层进行掺杂形成的。并且，阱区和屏蔽区中掺杂的主要是P型杂质，例如硼(B)、铝(Al)或镓(Ga)等。示例性地，阱区的掺杂浓度一般小于屏蔽区的掺杂浓度。
在本申请中，栅极可以包括第一栅极和第二栅极，第一栅极和第二栅极由栅绝缘膜包裹，即第一栅极和第二栅极之间相互绝缘设置。沟道区可以与包裹第二栅极的栅绝缘膜接触，且沟道区与包裹第一栅极的栅绝缘膜互不接触。
由于第二栅极的存在，并配合沟槽底部设置的沟道区，在包裹第二栅极的栅绝缘膜与沟道区的界面处存在一个电子的低势垒路径，该低势垒路径为电子从外延层→沟道区→第二源区。当器件正向导通或是关断时，低势垒路径可以阻挡第二源区中的电子通过沟道区进入外延层，保证了器件的阻断能力。当器件工作在第三象限时，负的漏极偏置使得外延层中的电子能量增加，势垒高度相应降低，当电子能量增加至超过势垒时，会优先于从外延层到阱区的体二极管导通，抑制了器件的体二极管的开通，并且低势垒路径开启时只有电子参与导电，使器件具有较低的第三象限开启电压，且避免了双极退化的问题。并且该低势垒路径具有很好的反向恢复特性，较少的反向恢复电荷使得器件的开启损耗大大降低。具体地，第一栅极起到栅极的作用，因此第一栅极可以看做为真栅，第二栅极为虚拟栅，将栅极分裂成真栅和虚拟栅，还可以大幅降低栅漏电容，提升器件的高频性能。
在本申请一些可能的实现方式中，栅极可以为上下分裂结构，即在沟槽内，第一栅极和第二栅极可以堆叠设置，且第二栅极位于沟槽的底部，第一栅极位于第二栅极的上方，第一栅极和第二栅极之间采用栅绝缘膜间隔。将第二栅极设置在沟槽的底部，可以便于沟道区与包裹第二栅极的栅绝缘膜接触，且保证沟道区与包裹第一栅极的栅绝缘膜互不接触。
在本申请一些可能的实现方式中，栅极也可以为左右分裂结构，在沟槽内，第一栅极和第二栅极并排设置，且第一栅极邻近第一侧壁设置，第二栅极邻近第二侧壁设置，第二栅极还可以直接与源极接触。将第二栅极设置在邻近沟槽的第二侧壁，可以便于沟道区与包裹第二栅极的栅绝缘膜接触，将第一栅极设置在邻近沟槽的第一侧壁，可以保证沟道区与包裹第一栅极的栅绝缘膜互不接触。
本申请对栅极的材料不作限定，例如，栅极的材料可以是多晶硅材料，也可以是金属(例如W、Al、Ti、Cu、Mo或Pt)等其它具有良好导电特性的材料。
在本申请一些可能的实现方式中，半导体器件还可以包括：覆盖于外延层远离半导体衬底一侧的层间介质层。并且，层间介质层可以具有接触孔，接触孔在半导体衬底的正投影可以与第一栅极在半导体衬底的正投影互不交叠，且接触孔暴露出第一源区、第二源区和屏蔽区，以便源极通过接触孔分别与屏蔽区、第一源区和第二源区接触，实现源极分别与屏蔽区、第一源区和第二源区欧姆接触的效果。
本申请对形成层间介质层的材料不作限定，例如，形成层间介质层的材料可以是介电材料，该介电材料包括但不限于二氧化硅(SiO2)、氮氧化硅(SiNO)、碳氧化硅(SiCO)、氮化硅(SiNx)等。
本申请对形成源极和漏极13的材料不作限定，例如，形成源极和漏极的材料可以为金属材料。示例性地，该金属材料可以包括W、Al、Ti、Cu、Mo或Pt等。
在本申请一些可能的实现方式中，外延层可以包括设置在半导体衬底上的漂移层以及设置在漂移层上的电流扩展层(current spreading layer，CSL)，设置电流扩展层可以减小电流在漂移层上端的扩散电阻。沟槽、第一源区、第二源区、阱区、沟道区和屏蔽区一般均设置于电流扩展层内。电流扩展层和漂移层中掺杂的主要是N型杂质，例如氮(N)、磷(P)或砷(As)等。示例性地，半导体衬底的掺杂浓度一般大于电流扩展层的掺杂浓度，电流扩展层的掺杂浓度一般大于漂移层的掺杂浓度。或者，在本申请另一些实施例中，外延层可以仅设置漂移层，即并不存在电流扩展层。
在本申请一些可能的实现方式中，沟道区可以仅位于沟槽的底部，即沟道区在半导体衬底的正投影可以位于沟槽在半导体衬底的正投影范围内，而第二源区会从沟槽的第二侧壁延伸至沟槽的底部与沟道区接触。值得注意的是，为了保证沟道区仅与包裹第二栅极的栅绝缘膜接触，且沟道区与包裹第一栅极的栅绝缘膜互不接触，在栅极为左右分裂结构时，沟道区在半导体衬底的正投影应位于第二栅极在半导体衬底的正投影范围内，且沟道区在半导体衬底的正投影与第一栅极在半导体衬底的正投影互不交叠。
在本申请一些可能的实现方式中，沟道区还可以从沟槽的底部延伸至沟槽的第二侧壁，以便与位于沟槽的第二侧壁的第二源区接触。值得注意的是，为了保证沟道区仅与包裹第二栅极的栅绝缘膜接触，且沟道区与包裹第一栅极的栅绝缘膜互不接触，在栅极为上下分裂结构时，沟道区在沟槽的第二侧壁的部分不能与包裹第一栅极的栅绝缘膜接触，第二源区在第二侧壁的上部分与包裹第一栅极的栅绝缘膜5接触，第二源区在第二侧壁的下部分与包裹第二栅极的栅绝缘膜接触。
在本申请一些可能的实现方式中，在沟道区从沟槽的底部延伸至沟槽的第二侧壁的基础上，第二源区还可以从沟槽的第二侧壁延伸至沟槽的底部与沟道区接触。
本申请实施例提供的半导体器件，在沟槽底部引入了沟道区，配合栅极分裂结构，为电子从外延层到第二源区提供了一条低势垒路径，使器件具有较低的第三象限开启电压，抑制了体二极管的开通，解决了双极退化问题。并且，低势垒路径具有很好的反向恢复特性，较少的反向恢复电荷使得器件的开启损耗大大降低。
第二方面，本申请实施例还提供了半导体器件的制备方法，在该制备方法中，可以包括以下步骤：在半导体衬底上外延生长外延层，并在外延层中形成阱区、第一源区和屏蔽区；刻蚀外延层，在外延层中形成沟槽，沟槽具有相对设置的第一侧壁和第二侧壁，阱区、第一源区和屏蔽区均位于沟槽的外侧，阱区和第一源区均与第一侧壁接触，且阱区位于第一源区的下方，屏蔽区与第二侧壁接触；在沟槽的第二侧壁形成第二源区，并在沟槽的底部形成沟道区，沟道区与第二源区接触；在沟槽内形成栅绝缘膜，并在形成有栅绝缘膜的沟槽中形成栅极，栅极包括第一栅极和第二栅极，第一栅极和第二栅极由栅绝缘膜包裹；在外延层上形成源极，源极分别与屏蔽区、第一源区和第二源区接触；在半导体衬底远离外延层的一侧形成漏极。
在一些可能的实施方式中，制备方法还可以包括：在外延层上形成覆盖整个外延层的层间介质层；刻蚀层间介质层形成接触孔，接触孔暴露出第一源区、第二源区和屏蔽区，且接触孔在半导体衬底的正投影与第一栅极在半导体衬底的正投影互不交叠，源极通过接触孔分别与屏蔽区、第一源区和第二源区接触。
在一些可能的实施方式中，为了形成外延层，在半导体衬底上外延生长外延层，可以包括如下步骤：
首先，可以采用外延工艺，在N型的SiC半导体衬底上外延生长掺杂有N型杂质的SiC材料形成漂移层。
之后，在漂移层上外延生长掺杂浓度不同的N型杂质的SiC材料形成电流扩展层。
本申请对漂移层和电流扩展层的厚度具体数值不作限定。在实际应用中，可以根据实际应用环境的需求，确定漂移层和电流扩展层的厚度的具体数值。
在一些可能的实施方式中，为了在外延层中形成阱区、第一源区和屏蔽区，可以包括如下步骤：
首先，采用离子注入工艺，在电流扩展层进行P型杂质掺杂，形成阱区。
之后，采用离子注入工艺，在阱区的位置进行N型杂质掺杂，形成第一源区，使保留的阱区位于第一源区的下方。
之后，采用离子注入工艺，在电流扩展层进行P型杂质掺杂，形成屏蔽区。
本申请实施例中，经过该离子注入工艺后，在电流扩展层形成了阱区、第一源区和屏蔽区。
在一些可能的实施方式中，为了在外延层中形成沟槽，可以包括如下步骤：
首先，在电流扩展层上形成沟槽掩膜(该沟槽掩膜可以是采用光刻胶形成的掩膜或者是硬掩膜板)，通过该沟槽掩膜将不需要形成沟槽的电流扩展层中的区域遮盖上，而将需要形成沟槽的电流扩展层中的区域暴露出来。之后，从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，对电流扩展层中未被沟槽掩膜遮盖的区域进行刻蚀，在电流扩展层中形成沟槽。沟槽具有相对设置的第一侧壁和第二侧壁，阱区和第一源区均与第一侧壁接触，屏蔽区与第二侧壁接触。
在一些可能的实施方式中，为了在沟槽的第二侧壁形成第二源区，并在沟槽的底部形成沟道区，可以包括如下步骤：
首先，采用倾斜离子注入工艺，在沟槽的第二侧壁的表面进行N型杂质掺杂，形成第二源区。
之后，采用垂直离子注入工艺，在沟槽的底部进行N型杂质掺杂，形成与第二源区接触的沟道区。
在一些可能的实施方式中，为了在沟槽内形成栅绝缘膜可以包括如下步骤：
首先，可以对半导体器件进行激活退火，并进行清洗。
接着，可以采用高温(>1150度)氧化工艺，对沟槽的表面进行氧化处理，使沟槽的表面形成栅绝缘膜。
在一些可能的实施方式中，为了在形成有栅绝缘膜的沟槽中形成具有上下分裂结构的栅极，可以包括如下步骤：
首先，采用沉积工艺，在形成有沟槽的电流扩展层的整体上沉积多晶硅材料，并使该多晶硅材料填充沟槽，且在采用多晶硅材料填充沟槽后电流扩展层的整体上覆盖多晶硅材料膜层。接着，从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，对多晶硅材料区域进行刻蚀，以形成第二栅极。
之后，可以采用低温(<900度)氧化工艺，对第二栅极表面的一部分多晶硅材料进行氧化处理，使第二栅极的表面形成栅绝缘膜，以保证第一栅极和第二栅极由栅绝缘膜包裹。
之后，再次采用沉积工艺，在形成有第二栅极的电流扩展层的整体上沉积多晶硅材料，并使该多晶硅材料填充沟槽，且在采用多晶硅材料填充沟槽后电流扩展层的整体上覆盖多晶硅材料膜层。接着，从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，再次对多晶硅材料区域进行刻蚀，以形成第一栅极。
在一些可能的实施方式中，为了在形成有栅绝缘膜的沟槽中形成具有左右分裂结构的栅极，可以包括如下步骤：
首先，采用沉积工艺，在形成有沟槽的电流扩展层的整体上沉积多晶硅材料，并使该多晶硅材料填充沟槽，且在采用多晶硅材料填充沟槽后电流扩展层的整体上覆盖多晶硅材料膜层。接着，从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，对多晶硅材料区域进行刻蚀，以在第一侧壁一侧形成第一栅极。
之后，可以采用低温(<900度)氧化工艺，对第一栅极表面的一部分多晶硅材料进行氧化处理，使第一栅极的表面形成栅绝缘膜，以保证第一栅极和第二栅极由栅绝缘膜包裹。
之后，再次采用沉积工艺，在形成有第一栅极的电流扩展层的整体上沉积多晶硅材料，并使该多晶硅材料填充沟槽，且在采用多晶硅材料填充沟槽后电流扩展层的整体上覆盖多晶硅材料膜层。接着，从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，再次对多晶硅材料区域进行刻蚀，以在第二侧壁一侧形成第二栅极。
在一些可能的实施方式中，为了在形成有栅绝缘膜的沟槽中形成具有左右分裂结构的栅极，可以包括如下步骤：
首先，采用沉积工艺，在形成有沟槽的电流扩展层的整体上沉积多晶硅材料，并使该多晶硅材料填充沟槽，且在采用多晶硅材料填充沟槽后电流扩展层的整体上覆盖多晶硅材料膜层。接着，从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，对多晶硅材料区域进行刻蚀，以在第二侧壁一侧形成第二栅极。
之后，可以采用低温(<900度)氧化工艺，对第二栅极表面的一部分多晶硅材料进行氧化处理，使第二栅极的表面形成栅绝缘膜，以保证第一栅极和第二栅极由栅绝缘膜包裹。
之后，再次采用沉积工艺，在形成有第二栅极的电流扩展层的整体上沉积多晶硅材料，并使该多晶硅材料填充沟槽，且在采用多晶硅材料填充沟槽后电流扩展层的整体上覆盖多晶硅材料膜层。接着，从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，再次对多晶硅材料区域进行刻蚀，以在第一侧壁一侧形成第一栅极。
在一些可能的实施方式中，为了在外延层上形成源极，以及在半导体衬底远离外延层的一侧形成漏极，可以包括如下步骤：
首先，可以采用沉积工艺，在整个电流扩展层上沉积层间介质层，并使层间介质层覆盖整个电流扩展层。
之后，在电流扩展层上形成接触孔掩膜(该接触孔掩膜可以是采用光刻胶形成的掩膜或者是硬掩膜板)，通过该接触孔掩膜将不需要形成接触孔的区域遮盖上，而将需要形成接触孔的区域暴露出来。然后，从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，对层间介质层未被接触孔掩膜遮盖的区域进行刻蚀，暴露出屏蔽区、第一源区和第二源区。
之后，采用沉积工艺，在层间介质层上沉积金属材料，形成源极。并通过金属材料填充接触孔，使源极通过接触孔中填充的金属材料与分别与屏蔽区、第一源区和第二源区接触。
示例性地，可以在形成源极之前，采用沉积工艺，在半导体衬底远离外延层的一侧沉积金属材料，形成漏极。或者，也可以在形成源极之后，采用沉积工艺，在半导体衬底远离外延层的一侧沉积金属材料，形成漏极。
本申请对源极和漏极的材料不作限定，例如，形成源极和漏极的材料可以为金属材料。示例性地，该金属材料可以包括W、Al、Ti、Cu、Mo或Pt。
第三方面，本申请实施例还提供了一种功率转换电路，该功率转换电路可以为交流-直流转换电路和/或直流-直流转换电路。该功率转换电路可以包括：电路板和一个或多个半导体器件，并且该半导体器件与电路板连接。其中，该半导体器件可以为如第一方面或第一方面的各种可能设计中的半导体器件，或者如采用第二方面或第二方面的各种可能设计中制备的半导体器件。由于上述半导体器件的性能较好，因而，包括上述半导体器件的功率转换电路的性能也较好。以及，该功率转换电路解决问题的原理与前述半导体器件可以解决问题的原理相似，因此该功率转换电路的技术效果可以参照前述半导体器件的技术效果，重复之处不再赘述。
第四方面，本申请实施例还提供了一种车辆，该车辆可以包括依次连接的电池、功率转换电路和电机。其中，该功率转换电路可以为如第三方面或第三方面的各种可能设计中的功率转换电路。由于上述功率转换电路的性能较好，因而，包括上述功率转换电路的车辆的电路性能也较好。以及，该车辆解决问题的原理与前述功率转换电路可以解决问题的原理相似，因此该车辆的技术效果可以参照前述功率转换电路的技术效果，重复之处不再赘述。
附图说明
图1为本申请一种实施例提供的电动汽车的结构示意图；
图2为本申请一种实施例提供的电子设备的结构示意图；
图3为本申请一种实施例提供的半导体器件的结构示意图；
图4为本申请又一种实施例提供的半导体器件的结构示意图；
图5为本申请又一种实施例提供的半导体器件的结构示意图；
图6为本申请又一种实施例提供的半导体器件的结构示意图；
图7为本申请又一种实施例提供的半导体器件的结构示意图；
图8为本申请又一种实施例提供的半导体器件的结构示意图；
图9为本申请又一种实施例提供的半导体器件的结构示意图；
图10为本申请又一种实施例提供的半导体器件的结构示意图；
图11为本申请实施例提供的半导体器件的制备方法的一些流程图；
图12为本申请实施例提供的半导体器件与现有结构在第三象限特性的比较示意图；
图13为本申请实施例提供的半导体器件与现有结构的反向恢复特性的比较示意图；
图14a至图14l分别为本申请实施例提供的一种制备半导体器件的过程的结构示意图；
图15a至图15c分别为本申请实施例提供的又一种制备半导体器件的过程的结构示意图；
图16a至图16b分别为本申请实施例提供的又一种制备半导体器件的过程的结构示意图；
图17为本申请又一种实施例提供的半导体器件的结构示意图。
附图标记：
010-电动汽车；011-功率转换电路；012-蓄电池；013-负载；0100-电子设备，0120-负载模块，0200-电源，0111-DC-DC转换器，1-半导体衬底，2-外延层，21-漂移层，22-电流扩展层，3-沟槽，S1-第一侧壁，S2-第二侧壁，4-栅极，41-第一栅极，42-第二栅极，5-栅绝缘膜，6-第一源区，7-阱区，8-屏蔽区，9-第二源区，10-沟道区，11-层间介质层，12-源极，13-漏极。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。方法实施例中的具体操作方法也可以应用于装置实施例或系统实施例中。需要说明的是，在本申请的描述中“至少一个”是指一个或多个，其中，多个是指两个或两个以上。鉴于此，本申请实施例中也可以将“多个”理解为“至少两个”。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，字符“/”，如无特殊说明，一般表示前后关联对象是一种“或”的关系。另外，需要理解的是，在本申请的描述中，“第一”、“第二”等词汇，仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。
需要指出的是，本申请实施例中“连接”指的是电连接，两个电学元件连接可以是两个电学元件之间的直接或间接连接。例如，A与B连接，既可以是A与B直接连接，也可以是A与B之间通过一个或多个其它电学元件间接连接，例如A与B连接，也可以是A与C直接连接，C与B直接连接，A与B之间通过C实现了连接。
并且，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本申请更全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的结构，因而将省略对它们的重复描述。本申请中所描述的表达位置与方向的词，均是以附图为例进行的说明，但根据需要也可以做出改变，所做改变均包含在本申请保护范围内。本申请的附图仅用于示意相对位置关系不代表真实比例。
需要说明的是，在以下描述中阐述了具体细节以便于充分理解本申请。但是本申请能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广。因此本申请不受下面公开的具体实施方式的限制。说明书后续描述为实施本申请的较佳实施方式，然而描述是以说明本申请的一般原则为目的，并非用以限定本申请的范围。
为了方便理解本申请实施例提供的半导体器件、其制备方法、功率转换电路及车辆，下面首先介绍一下其应用场景。
本申请实施例提供的半导体器件可以应用在车辆(例如电动汽车)中，例如可以应用于车载微控制单元(micro controller unit，MCU)、车载电池充电器(on-board batterycharger，OBC)等。应注意的是，本申请实施例提出的半导体器件，旨在包括但不限于应用在这些和任意其它适合类型的器件中。下面以车辆为电动汽车为例进行说明。
图1为本申请实施例提供的电动汽车的结构示意图。参照图1，电动汽车010中可以包括功率转换电路011和蓄电池012。
在一种可能的实现方式中，该功率转换电路011可以包括交流(AlternatingCurrent，AC)-直流(Direct Current，DC)转换电路和DC-DC转换电路，功率转换电路011也可以称为逆变器。示例性地，在电动汽车充电时，电动汽车010可以与三相电网连接，接收三相电网提供的三相交流电。通过控制功率转换电路011中的AC-DC转换电路的功率开关管工作，可使AC-DC转换电路将三相交流电转换为直流电，并且通过控制功率转换电路011中的DC-DC转换电路的功率开关管工作，可使DC-DC转换电路对AC-DC转换电路输出的直流电进行调压，从而为蓄电池012提供电压适配的直流电，进而使蓄电池012可以存储该直流电，实现充电的功能。
在另一种可能的实现方式中，功率转换电路011还可以是DC-DC转换电路，电动汽车010还可以包括负载013，该负载013可以是电动汽车010的车载设备、动力系统等等。示例性地，通过控制功率转换电路011的DC-DC转换电路的功率开关管工作，可使功率转换电路011将蓄电池输出的直流电进行调压后输出给负载013，从而为负载013提供电压适配的直流电。
示例性地，本申请实施例提供的半导体器件可以应用到车辆的功率转换电路011中，作为AC-DC转换器和/或DC-DC转换器中的功率开关管。由于本申请实施例提供的半导体器件的器件性能较好，在该半导体器件应用于AC-DC转换器和/或DC-DC转换器中时，可以提高AC-DC转换器和/或DC-DC转换器的性能以及降低驱动损耗，从而提高整个电路的性能以及降低驱动损耗。
本申请实施例提供的半导体器件也可以被广泛应用在各种电子设备中，例如可以应用于具有逻辑器件或存储器件等的电子设备中。示例性地，该电子设备可以为智能手机、智能电视、笔记本电脑、掌上电脑(personal digital assistant，PDA)、具备无线通讯功能的可穿戴设备(如智能手表、智能眼镜、智能手环)等。应注意的是，本申请实施例提出的半导体器件，旨在包括但不限于应用在这些和任意其它适合类型的电子设备中。
图2为本申请实施例提供的电子设备的结构示意图。参照图2，本申请实施例提供的电子设备0100包括功率转换电路011及负载模块0120，功率转换电路011与负载模块0120电性连接。示例性地，电子设备0100可以是任何用电设备。例如，智能手机、智能电视、笔记本电脑、掌上电脑(personal digital assistant，PDA)、具备无线通讯功能的可穿戴设备(如智能手表、智能眼镜、智能手环)、车载微控制单元(micro controller unit，MCU)、车载电池充电器(on-board battery charger，OBC)等。应注意的是，本申请对电子设备的具体类型不作任何限定。
在一些实施例中，功率转换电路011可以为直流(direct current，DC)-直流功率转换电路，用于将直流电进行升压或降压变化处理后输出直流电，以为负载模块0120供电。例如，功率转换电路011可将电源0200输出的直流电(例如48V)变换为用于所有类型负载模块0120的直流电，并输出至负载模块0120，以供负载模块0120工作。本申请对电源0200及负载模块0120不作任何限制，电源0200可以是任何能输出直流电的设备或元件，例如，电源0200可以是电池(例如蓄电池)，则功率转换电路011可以接收电池提供的电池电压，并将电池电压转换为负载模块0120的工作电压后，输出给负载模块0120。负载模块0120可以是任何使用直流电的功能模块，例如负载模块0120可以是处理器、芯片等。
参照图2，功率转换电路011可以包括DC-DC转换器0111。具体工作时，DC-DC转换器0111中的MOSFET工作在一定的开关频率下，使DC-DC转换器0111将电源0200的直流电，进行升压或降压变化处理后，输出至负载模块0120以提供工作电压的直流电。示例性地，DC-DC转换器例如可以为：Buck(降压式)转换器、Boost(升压式)转换器、半桥转换器、全桥转换器和电感-电感-电容(inductor-inductor-capacitor，LLC)谐振转换器等。
示例性地，本申请实施例提供的半导体器件可以应用到DC-DC转换器0111中，作为DC-DC转换器0111中的MOSFET。由于本申请实施例提供的半导体器件的器件性能较好，在该半导体器件应用于DC-DC转换器0111中的MOSFET中时，可以提高DC-DC转换器0111的性能以及降低驱动损耗，从而提高整个电子设备的性能以及降低驱动损耗。
需要说明的是，上述场景描述仅是举例说明本申请的半导体器件的一些可实现的应用方式。本申请对本申请实施例提供的半导体器件的具体应用的场景不作限定，可以根据实际应用的需求进行确定。
在本申请提供的一些实施例中，半导体衬底1和外延层2的材料可以为SiC，则本申请实施例提供的半导体器件为SiC MOSFET。
需要明说的是，在本申请中，在前缀有N或P的层和区域中，分别表示电子或者空穴为多数载流子。此外，标记于N或P的“+”表示掺杂浓度比未标记+的层或区域的掺杂浓度高，且“+”的数量越多，表示掺杂浓度越高。且包含有相同数量“+”的N或P表示为相近的掺杂浓度并不限于掺杂浓度相同。以及，标记于N或P的“-”表示掺杂浓度比未标记-的层或区域的掺杂浓度低，且“-”的数量越多，表示掺杂浓度越低。包含有相同数量“-”的N或P表示为相近的掺杂浓度并不限于掺杂浓度相同。
另外还需要说明的是，本申请中两个区的掺杂浓度的比较仅是指该两个区所掺杂的杂质的浓度大小的比较，对杂质的成分，用于掺杂该杂质的衬底不作限定，即杂质的成分可以相同，也可以不相同；用于掺杂该杂质的衬底的材料可以相同，也可以不相同。
图3示出了本申请一种实施例提供的半导体器件的俯视结构示意图，图4示出了本申请又一种实施例提供的半导体器件的俯视结构示意图。
参照图3和图4，本申请实施例提供的半导体器件，具体可以包括：半导体衬底1、设置在半导体衬底1上的外延层2、设置于外延层2内的沟槽3、隔着栅绝缘膜5设置在沟槽3内的栅极4、设置于外延层上的源极12、以及设置于半导体衬底1远离外延层2一侧的漏极13。其中，沟槽3具有相对设置的第一侧壁S1和第二侧壁S2。示例性地，在外延层2内可以包括：设置于沟槽3外侧且与第一侧壁S1接触的第一源区6，位于第一源区6下方的阱区7，设置于沟槽3外侧且包裹沟槽3的第二侧壁S2并延伸至沟槽3的底部的屏蔽区8，设置于沟槽3的第二侧壁S2和屏蔽区8之间的第二源区9，设置于沟槽3的底部和屏蔽区8之间且与第二源区9接触的沟道区10。
在本申请中，半导体衬底1可以为掺杂有五价元素的SiC单晶衬底，外延层2可以采用外延生长生成的掺杂有相应杂质的SiC材料。具体地，半导体衬底1和外延层2中掺杂的主要是N型杂质，例如氮(N)、磷(P)或砷(As)等。示例性地，半导体衬底1的掺杂浓度一般大于外延层2的掺杂浓度。
在本申请中，第一源区6、第二源区9和沟道区10可以是采用离子注入工艺，通过对外延层2进行掺杂形成的。并且，第一源区6、第二源区9和沟道区10中掺杂的主要是N型杂质，例如氮(N)、磷(P)或砷(As)等。示例性地，沟道区10的掺杂浓度一般小于第一源区6和第二源区9的掺杂浓度，第一源区6的掺杂浓度和第二源区9的掺杂浓度一般相似。
在本申请中，阱区7和屏蔽区8可以是采用离子注入工艺，通过对外延层2进行掺杂形成的。并且，阱区7和屏蔽区8中掺杂的主要是P型杂质，例如硼(B)、铝(Al)或镓(Ga)等。示例性地，阱区7的掺杂浓度一般小于屏蔽区8的掺杂浓度。
继续参照图3和图4，栅极4可以包括第一栅极41和第二栅极42，第一栅极41和第二栅极42由栅绝缘膜5包裹，即第一栅极41和第二栅极42之间相互绝缘设置。沟道区10可以与包裹第二栅极42的栅绝缘膜5接触，且沟道区10与包裹第一栅极41的栅绝缘膜5互不接触。由于第二栅极42的存在，并配合沟槽3底部设置的沟道区10，在包裹第二栅极42的栅绝缘膜5与沟道区10的界面处存在一个电子的低势垒路径，该低势垒路径为电子从外延层2→沟道区10→第二源区9。当器件正向导通或是关断时，低势垒路径可以阻挡第二源区9中的电子通过沟道区10进入外延层2，保证了器件的阻断能力。当器件工作在第三象限时，负的漏极13偏置使得外延层2中的电子能量增加，势垒高度相应降低，当电子能量增加至超过势垒时，会优先于从外延层2到阱区7的体二极管导通，抑制了器件的体二极管的开通，并且低势垒路径开启时只有电子参与导电，使器件具有较低的第三象限开启电压，且避免了双极退化的问题。并且该低势垒路径具有很好的反向恢复特性，较少的反向恢复电荷使得MOSFET的开启损耗大大降低。具体地，第一栅极41起到栅极的作用，因此第一栅极41可以看做为真栅，第二栅极42为虚拟栅，将栅极4分裂成真栅和虚拟栅，还可以大幅降低栅漏电容，提升器件的高频性能。从图11和图12可以看出：本发明的器件在第三象限特性与反向恢复特性均优于传统结构。
参照图3，在本申请一些实施例中，栅极4可以为上下分裂结构，即在沟槽3内，第一栅极41和第二栅极42可以堆叠设置，且第二栅极42位于沟槽3的底部，第一栅极41位于第二栅极42的上方，第一栅极41和第二栅极42之间采用栅绝缘膜5间隔。将第二栅极42设置在沟槽3的底部，可以便于沟道区10与包裹第二栅极42的栅绝缘膜5接触，且保证沟道区10与包裹第一栅极41的栅绝缘膜5互不接触。
参照图4，在本申请另一些实施例中，栅极4可以为左右分裂结构，在沟槽3内，第一栅极41和第二栅极42并排设置，且第一栅极41邻近第一侧壁S1设置，第二栅极42邻近第二侧壁S2设置，第二栅极42还可以直接与源极12接触。将第二栅极42设置在邻近沟槽3的第二侧壁S2，可以便于沟道区10与包裹第二栅极42的栅绝缘膜5接触，将第一栅极41设置在邻近沟槽3的第一侧壁S1，可以保证沟道区10与包裹第一栅极41的栅绝缘膜5互不接触。
本申请对栅极4的材料不作限定，例如，栅极4的材料可以是多晶硅材料，也可以是金属(例如W、Al、Ti、Cu、Mo或Pt)等其它具有良好导电特性的材料。
继续参照图3和图4，在本申请一些实施例中，还可以包括：覆盖于外延层2远离半导体衬底1一侧的层间介质层11。并且，层间介质层11可以具有接触孔，接触孔在半导体衬底1的正投影可以与第一栅极41在半导体衬底1的正投影互不交叠，且接触孔暴露出第一源区6、第二源区9和屏蔽区10，以便源极12通过接触孔分别与屏蔽区10、第一源区6和第二源区9接触，实现源极12分别与屏蔽区10、第一源区6和第二源区9欧姆接触的效果。
本申请对形成层间介质层11的材料不作限定，例如，形成层间介质层11的材料可以是介电材料，该介电材料包括但不限于二氧化硅(SiO2)、氮氧化硅(SiNO)、碳氧化硅(SiCO)、氮化硅(SiNx)等。
本申请对形成源极12和漏极13的材料不作限定，例如，形成源极12和漏极13的材料可以为金属材料。示例性地，该金属材料可以包括W、Al、Ti、Cu、Mo或Pt等。
图5示出了本申请又一种实施例提供的半导体器件的俯视结构示意图，图6示出了本申请又一种实施例提供的半导体器件的俯视结构示意图。
参照图5和图6，在本申请一些实施例中，外延层2可以包括设置在半导体衬底1上的漂移层21以及设置在漂移层21上的电流扩展层(current spreading layer，CSL)22，设置电流扩展层22可以减小电流在漂移层21上端的扩散电阻。沟槽3、第一源区6、第二源区9、阱区7、沟道区10和屏蔽区8一般均设置于电流扩展层22内。电流扩展层22和漂移层21中掺杂的主要是N型杂质，例如氮(N)、磷(P)或砷(As)等。示例性地，半导体衬底1的掺杂浓度一般大于电流扩展层22的掺杂浓度，电流扩展层22的掺杂浓度一般大于漂移层21的掺杂浓度。或者，参照图3和图4，在本申请另一些实施例中，外延层2可以仅设置漂移层21，即并不存在电流扩展层22。
参照图3至图6，在本申请一些实施例中，沟道区10可以仅位于沟槽3的底部，即沟道区10在半导体衬底1的正投影可以位于沟槽3在半导体衬底1的正投影范围内，而第二源区9会从沟槽3的第二侧壁S2延伸至沟槽3的底部与沟道区10接触。值得注意的是，为了保证沟道区10仅与包裹第二栅极42的栅绝缘膜5接触，且沟道区10与包裹第一栅极41的栅绝缘膜5互不接触，在栅极4为左右分裂结构时，参照4和图6，沟道区10在半导体衬底1的正投影应位于第二栅极42在半导体衬底1的正投影范围内，且沟道区10在半导体衬底1的正投影与第一栅极41在半导体衬底1的正投影互不交叠。
图7示出了本申请又一种实施例提供的半导体器件的俯视结构示意图，图8示出了本申请又一种实施例提供的半导体器件的俯视结构示意图。
参照图7和图8，在本申请另一些实施例中，沟道区10还可以从沟槽3的底部延伸至沟槽3的第二侧壁S2，以便与位于沟槽3的第二侧壁S2的第二源区9接触。值得注意的是，为了保证沟道区10仅与包裹第二栅极42的栅绝缘膜5接触，且沟道区10与包裹第一栅极41的栅绝缘膜5互不接触，在栅极4为上下分裂结构时，参照图7，沟道区10在沟槽3的第二侧壁S2的部分不能与包裹第一栅极41的栅绝缘膜5接触，第二源区9在第二侧壁S2的上部分与包裹第一栅极41的栅绝缘膜5接触，第二源区9在第二侧壁S2的下部分与包裹第二栅极42的栅绝缘膜5接触。
图9示出了本申请又一种实施例提供的半导体器件的俯视结构示意图，图10示出了本申请又一种实施例提供的半导体器件的俯视结构示意图。
参照图9和图10，在本申请另一些实施例中，在沟道区10从沟槽3的底部延伸至沟槽3的第二侧壁S2的基础上，第二源区9还可以从沟槽3的第二侧壁S2延伸至沟槽3的底部与沟道区10接触。
图17示出了本申请又一种实施例提供的半导体器件的俯视结构示意图。
参照图17，在本申请实施例提供的半导体器件中，会存在多个周期性排列的重复结构，图17中示意出了两个重复结构，虚线为两个重复结构的分界线。每个重复结构采取非对称性的布局，将屏蔽区布置在沟槽的一侧(第二侧壁)，使沟槽在该侧的沟道无电流通过，而沟槽的另一侧(第一侧壁)可进行开通/关断作业。在正向阻断时，栅绝缘膜的一侧底角和部分底部被重复结构内的屏蔽区包裹，而未被包裹的栅绝缘膜则受到相邻重复结构内的屏蔽区的保护，例如图17中示意的左侧重复结构中屏蔽区还会对右侧重复结构中的栅绝缘膜起到保护作用，从而保障了栅绝缘膜的可靠性。
本申请实施例提供的半导体器件，在沟槽3底部引入了沟道区10，配合栅极分裂结构，为电子从外延层2到第二源区8提供了一条低势垒路径，使器件具有较低的第三象限开启电压，抑制了体二极管的开通，解决了双极退化问题。并且，低势垒路径具有很好的反向恢复特性，较少的反向恢复电荷使得器件的开启损耗大大降低。
基于同一发明构思，本申请实施例还提供了一种上述半导体器件的制备方法。
图13示出了本申请实施例提供的半导体器件的制备方法的一些流程图，图14a至图14l分别示出了本申请实施例提供的一种制备半导体器件的过程的结构示意图。参照图13，以制备图5所示的结构为例，在该制备方法中，可以包括以下步骤：
S10、在半导体衬底上外延生长外延层。
示例性地，步骤S10，可以包括：
首先，可以采用外延工艺，在N型的SiC半导体衬底1上外延生长掺杂有N型杂质的SiC材料形成漂移层21。
之后，参照图14a，在漂移层21上外延生长掺杂浓度不同的N型杂质的SiC材料形成电流扩展层22。
本申请对漂移层21和电流扩展层22的厚度具体数值不作限定。在实际应用中，可以根据实际应用环境的需求，确定漂移层21和电流扩展层22的厚度的具体数值。
S20、在外延层中形成阱区、第一源区和屏蔽区。
示例性地，步骤S20，可以包括：
首先，参照图14b，采用离子注入工艺，在电流扩展层22进行P型杂质掺杂，形成阱区7。
之后，参照图14c，采用离子注入工艺，在阱区7的位置进行N型杂质掺杂，形成第一源区6，使保留的阱区7位于第一源区6的下方。
之后，参照图14d，采用离子注入工艺，在电流扩展层22进行P型杂质掺杂，形成屏蔽区8。
因此，本申请实施例中，经过该离子注入工艺后，在电流扩展层22形成了阱区7、第一源区6和屏蔽区8。
S30、刻蚀外延层，在外延层中形成沟槽。
示例性地，首先，在电流扩展层22上形成沟槽掩膜(该沟槽掩膜可以是采用光刻胶形成的掩膜或者是硬掩膜板)，通过该沟槽掩膜将不需要形成沟槽3的电流扩展层22中的区域遮盖上，而将需要形成沟槽3的电流扩展层22中的区域暴露出来。之后，参照图14e，从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，对电流扩展层22中未被沟槽掩膜遮盖的区域进行刻蚀，在电流扩展层22中形成沟槽3。沟槽3具有相对设置的第一侧壁S1和第二侧壁S2，阱区7、第一源区6和屏蔽区8均位于沟槽3的外侧，阱区7和第一源区6均与第一侧壁S1接触，屏蔽区8与第二侧壁S2接触。
S40、在沟槽的第二侧壁形成第二源区，并在沟槽的底部形成沟道区。
示例性地，首先，参照图14f，采用倾斜离子注入工艺，在沟槽3的第二侧壁S2的表面进行N型杂质掺杂，形成第二源区9。之后，参照图14g，采用垂直离子注入工艺，在沟槽3的底部进行N型杂质掺杂，形成与第二源区9接触的沟道区10。
S50、在沟槽内形成栅绝缘膜，并在形成有栅绝缘膜的沟槽中形成栅极。
示例性地，首先，可以对半导体器件进行激活退火，并进行清洗。接着，参照图14h，可以采用高温(>1150度)氧化工艺，对沟槽3的表面进行氧化处理，使沟槽3的表面形成栅绝缘膜5。
之后，采用沉积工艺，在形成有沟槽3的电流扩展层22的整体上沉积多晶硅材料，并使该多晶硅材料填充沟槽3，且在采用多晶硅材料填充沟槽3后电流扩展层22的整体上覆盖多晶硅材料膜层。接着，参照图14i，从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，对多晶硅材料区域进行刻蚀，以形成第二栅极42。
之后，参照图14j，可以采用低温(<900度)氧化工艺，对第二栅极42表面的一部分多晶硅材料进行氧化处理，使第二栅极42的表面形成栅绝缘膜5，以保证第一栅极41和第二栅极42由栅绝缘膜5包裹。
之后，再次采用沉积工艺，在形成有第二栅极42的电流扩展层22的整体上沉积多晶硅材料，并使该多晶硅材料填充沟槽3，且在采用多晶硅材料填充沟槽3后电流扩展层22的整体上覆盖多晶硅材料膜层。接着，参照图14k，从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，再次对多晶硅材料区域进行刻蚀，以形成第一栅极41。
S60、在外延层上形成源极，以及在半导体衬底远离外延层的一侧形成漏极。
示例性地，首先，可以采用沉积工艺，在整个电流扩展层22上沉积层间介质层11，并使层间介质层11覆盖整个电流扩展层22。
之后，在电流扩展层22上形成接触孔掩膜(该接触孔掩膜可以是采用光刻胶形成的掩膜或者是硬掩膜板)，通过该接触孔掩膜将不需要形成接触孔的区域遮盖上，而将需要形成接触孔的区域暴露出来。然后，从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，对层间介质层11未被接触孔掩膜遮盖的区域进行刻蚀，暴露出屏蔽区8、第一源区6和第二源区9。
之后，参照图14l，采用沉积工艺，在层间介质层11上沉积金属材料，形成源极12。并通过金属材料填充接触孔，使源极12通过接触孔中填充的金属材料与分别与屏蔽区8、第一源区6和第二源区9接触。
示例性地，参照图14l，可以在形成源极12之前，采用沉积工艺，在半导体衬底1远离外延层2的一侧沉积金属材料，形成漏极13。或者，也可以在形成源极12之后，采用沉积工艺，在半导体衬底1远离外延层2的一侧沉积金属材料，形成漏极13。
本申请对源极12和漏极13的材料不作限定，例如，形成源极12和漏极13的材料可以为金属材料。示例性地，该金属材料可以包括W、Al、Ti、Cu、Mo或Pt。
图15a至图15c分别示出了本申请实施例提供的另一种制备半导体器件的过程的结构示意图。
参照图15a至图15c，在本申请一些实施例中，当半导体器件中的栅极采用左右分裂结构时，上述步骤S50、在形成有栅绝缘膜的沟槽中形成栅极，可以具体包括：
首先，采用沉积工艺，在形成有沟槽3的电流扩展层22的整体上沉积多晶硅材料，并使该多晶硅材料填充沟槽3，且在采用多晶硅材料填充沟槽3后电流扩展层22的整体上覆盖多晶硅材料膜层。接着，参照图15a，从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，对多晶硅材料区域进行刻蚀，以在第一侧壁S1一侧形成第一栅极41。
之后，参照图15b，可以采用低温(<900度)氧化工艺，对第一栅极41表面的一部分多晶硅材料进行氧化处理，使第一栅极41的表面形成栅绝缘膜5，以保证第一栅极41和第二栅极42由栅绝缘膜5包裹。
之后，再次采用沉积工艺，在形成有第一栅极41的电流扩展层22的整体上沉积多晶硅材料，并使该多晶硅材料填充沟槽3，且在采用多晶硅材料填充沟槽3后电流扩展层22的整体上覆盖多晶硅材料膜层。接着，参照图15c，从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，再次对多晶硅材料区域进行刻蚀，以形成第二栅极42。
图16a至图16b分别示出了本申请实施例提供的另一种制备半导体器件的过程的结构示意图。
参照图16a至图16b，在本申请另一些实施例中，当半导体器件中的栅极采用左右分裂结构时，上述步骤S50、在形成有栅绝缘膜的沟槽中形成栅极，可以具体包括：
首先，采用沉积工艺，在形成有沟槽3的电流扩展层22的整体上沉积多晶硅材料，并使该多晶硅材料填充沟槽3，且在采用多晶硅材料填充沟槽3后电流扩展层22的整体上覆盖多晶硅材料膜层。接着，参照图16a，从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，对多晶硅材料区域进行刻蚀，以在第二侧壁S2一侧形成第二栅极42。
之后，参照图16b，可以采用低温(<900度)氧化工艺，对第二栅极42表面的一部分多晶硅材料进行氧化处理，使第二栅极42的表面形成栅绝缘膜5，以保证第一栅极41和第二栅极42由栅绝缘膜5包裹。
之后，再次采用沉积工艺，在形成有第二栅极42的电流扩展层22的整体上沉积多晶硅材料，并使该多晶硅材料填充沟槽3，且在采用多晶硅材料填充沟槽3后电流扩展层22的整体上覆盖多晶硅材料膜层。接着，从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，再次对多晶硅材料区域进行刻蚀，以形成第一栅极41。
本申请实施例还提供了功率转换电路，该功率转换电路可以为交流-直流转换电路和/或直流-直流转换电路。该功率转换电路可以包括：电路板和一个或多个半导体器件，并且该半导体器件与电路板连接。由于上述半导体器件的性能较好，因而，包括上述半导体器件的功率转换电路的性能也较好。以及，该功率转换电路解决问题的原理与前述半导体器件可以解决问题的原理相似，因此该功率转换电路的技术效果可以参照前述半导体器件的技术效果，重复之处不再赘述。
本申请实施例还提供了车辆，该车辆包括依次连接的电池、本申请实施例提供的功率转换电路和电机。由于上述功率转换电路的性能较好，因而，包括上述功率转换电路的车辆的电路性能也较好。以及，该车辆解决问题的原理与前述功率转换电路可以解决问题的原理相似，因此该车辆的技术效果可以参照前述功率转换电路的技术效果，重复之处不再赘述。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的保护范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (17)

1.一种半导体器件，其特征在于，包括：
半导体衬底；
外延层，所述外延层设置在所述半导体衬底上；
沟槽，所述沟槽设置于所述外延层内，所述沟槽具有相对设置的第一侧壁和第二侧壁；
栅极，所述栅极设置在所述沟槽内，所述栅极包括第一栅极和第二栅极，所述第一栅极和所述第二栅极由栅绝缘膜包裹；
第一源区，所述第一源区设置于所述外延层内，且位于所述沟槽的外侧与所述第一侧壁接触；
阱区，所述阱区设置于所述外延层内，且位于所述第一源区的下方；
屏蔽区，所述屏蔽区设置于所述外延层内，所述屏蔽区位于所述沟槽的外侧且包裹所述第二侧壁并延伸至所述沟槽的底部；
第二源区，所述第二源区设置于所述外延层内，且位于所述沟槽的第二侧壁和所述屏蔽区之间；
沟道区，所述沟道区设置于所述外延层内，所述沟道区位于所述沟槽的底部和所述屏蔽区之间且与所述第二源区接触，所述沟道区与包裹所述第二栅极的栅绝缘膜接触，且所述沟道区与包裹所述第一栅极的栅绝缘膜互不接触；
源极，所述源极设置于所述外延层上，所述源极分别与所述屏蔽区、所述第一源区和所述第二源区接触；
漏极，所述漏极设置于所述半导体衬底远离所述外延层的一侧。
2.如权利要求1所述的半导体器件，其特征在于，在所述沟槽内，所述第一栅极和所述第二栅极堆叠设置，且所述第二栅极位于所述沟槽的底部，所述第一栅极位于所述第二栅极的上方。
3.如权利要求1所述的半导体器件，其特征在于，在所述沟槽内，所述第一栅极和所述第二栅极并排设置，且所述第一栅极邻近第一侧壁设置，所述第二栅极邻近第二侧壁设置，所述第二栅极与所述源极接触。
4.如权利要求1-3任一项所述的半导体器件，其特征在于，所述沟道区在所述半导体衬底的正投影位于所述沟槽在所述半导体衬底的正投影范围内，所述第二源区延伸至所述沟槽的底部。
5.如权利要求1-4任一项所述的半导体器件，其特征在于，所述外延层包括设置在所述半导体衬底上的漂移层以及设置在所述漂移层上的电流扩展层，所述电流扩展层和所述漂移层为N型掺杂，所述电流扩展层的掺杂浓度大于所述漂移层的掺杂浓度；
所述沟槽、所述第一源区、所述第二源区、所述阱区、所述沟道区和所述屏蔽区均设置于所述电流扩展层内。
6.如权利要求5所述的半导体器件，其特征在于，所述半导体衬底为N型掺杂，所述半导体衬底的掺杂浓度大于所述电流扩展层的掺杂浓度。
7.如权利要求1-6任一项所述的半导体器件，其特征在于，所述沟道区、所述第一源区和所述第二源区为N型掺杂，所述沟道区的掺杂浓度小于所述第一源区和所述第二源区的掺杂浓度。
8.如权利要求1-7任一项所述的半导体器件，其特征在于，所述阱区和所述屏蔽区为P型掺杂，所述阱区的掺杂浓度小于所述屏蔽区的掺杂浓度。
9.如权利要求1-8任一项所述的半导体器件，其特征在于，还包括：
层间介质层，所述层间介质层覆盖于所述外延层远离所述半导体衬底的一侧，且所述层间介质层具有接触孔，所述接触孔在所述半导体衬底的正投影与所述第一栅极在所述半导体衬底的正投影互不交叠，且所述接触孔暴露出所述第一源区、第二源区和所述屏蔽区；
所述源极通过所述接触孔分别与所述屏蔽区、所述第一源区和所述第二源区接触。
10.如权利要求1-9任一项所述的半导体器件，其特征在于，所述半导体衬底和所述外延层的材料为SiC。
11.一种半导体器件的制备方法，其特征在于，包括：
在半导体衬底上外延生长外延层，并在所述外延层中形成阱区、第一源区和屏蔽区；
刻蚀所述外延层，在所述外延层中形成沟槽，所述沟槽具有相对设置的第一侧壁和第二侧壁，所述阱区、所述第一源区和所述屏蔽区均位于所述沟槽的外侧，所述阱区和所述第一源区均与所述第一侧壁接触，且所述阱区位于第一源区的下方，所述屏蔽区与所述第二侧壁接触；
在所述沟槽的第二侧壁形成第二源区，并在所述沟槽的底部形成沟道区，所述沟道区与所述第二源区接触；
在所述沟槽内形成栅绝缘膜，并在形成有所述栅绝缘膜的沟槽中形成栅极，所述栅极包括第一栅极和第二栅极，所述第一栅极和所述第二栅极由所述栅绝缘膜包裹；
在所述外延层上形成源极，所述源极分别与所述屏蔽区、所述第一源区和所述第二源区接触；
在所述半导体衬底远离所述外延层的一侧形成漏极。
12.如权利要求11所述的半导体器件的制备方法，其特征在于，在形成有所述栅绝缘膜的沟槽中形成栅极，包括：
在形成有所述栅绝缘膜的沟槽中形成第二栅极；
形成包裹所述第二栅极的表面的所述栅绝缘膜；
在表面包裹所述栅绝缘膜的第二栅极上形成第一栅极。
13.如权利要求11所述的半导体器件的制备方法，其特征在于，在形成有所述栅绝缘膜的沟槽中形成栅极，包括：
在形成有所述栅绝缘膜的沟槽中的第一侧壁一侧形成第一栅极；
形成包裹在所述第一栅极的表面的所述栅绝缘膜；
在所述沟槽中的第二侧壁一侧形成第二栅极。
14.如权利要求11所述的半导体器件的制备方法，其特征在于，在形成有所述栅绝缘膜的沟槽中形成栅极，包括：
在形成有所述栅绝缘膜的沟槽中的第二侧壁一侧形成第二栅极；
形成包裹在所述第二栅极的表面的所述栅绝缘膜；
在所述沟槽中的第一侧壁一侧形成第一栅极。
15.如权利要求11-14任一项所述的半导体器件的制备方法，其特征在于，还包括：
在所述外延层上形成覆盖整个外延层的层间介质层；
刻蚀所述层间介质层形成接触孔，所述接触孔暴露出所述第一源区、第二源区和所述屏蔽区，且所述接触孔在所述半导体衬底的正投影与所述第一栅极在所述半导体衬底的正投影互不交叠，所述源极通过所述接触孔分别与所述屏蔽区、所述第一源区和所述第二源区接触。
16.一种功率转换电路，其特征在于，包括电路板以及一个或多个如权利要求1-10任一项所述的半导体器件，所述半导体器件与所述电路板连接。
17.一种车辆，其特征在于，包括依次连接的电池、如权利要求16所述的功率转换电路和电机，所述功率转换电路用于对交流电和/或直流电进行转换后输出直流电。
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CN116525681A (zh) * 2023-05-18 2023-08-01 南京第三代半导体技术创新中心有限公司 集成沟道二极管的碳化硅槽栅mosfet器件及制造方法

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