CN115911089A - 半导体器件、制备方法、功率转换电路及车辆 - Google Patents

Abstract

本申请提供一种半导体器件、制备方法、功率转换电路及车辆，包括：N型的半导体衬底、设置于所述半导体衬底上的漂移层、设置于所述漂移层内的沟槽结构、栅极、层间介质层、源极以及漏极。漂移层包括依次在半导体衬底上叠层设置的第一N型半导体区、第二P型半导体区以及源区，以及设置在漂移层两侧的第一P型半导体区，沟槽结构具有多个第一沟槽和第二沟槽，并在第一沟槽和第二沟槽中设置栅极，在漂移层中制作紧密排列的沟槽阵列，有利于缩小第一沟槽间的沟槽间距，从而将元胞小型化，提升元胞密度和器件的通流能力。

Description

半导体器件、制备方法、功率转换电路及车辆

技术领域

本申请涉及半导体技术领域，尤其涉及到半导体器件、制备方法、功率转换电路及车辆。

背景技术

碳化硅(SiC)材料相对硅(Si)材料具有宽禁带、高临界击穿电场、高热导率及高电子饱和漂移速度等优势，利用SiC材料制作的金属-氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)相比Si材料制作的绝缘栅双极型晶体管(insulated gate bipolar transistor，IGBT)具有高击穿电压、低导通压降等特性。且单极导电特性使得SiC MOSFET相比Si IGBT具有更快的开关速度、更低的导通损耗和更低的开关损耗。因此，SiC MOSFET已经在部分应用场景，诸如车载微控制单元(microcontroller unit，MCU)、车载电池充电器(on-board battery charger，OBC)等领域取代SiIGBT。

相比于普通平面栅结构的器件，采用沟槽栅结构的SiC MOSFET器件通过将栅极嵌入到SiC体内，使器件的导电沟道由平面方向转向垂直方向，因而明显减小了器件的元胞尺寸、极大提高了器件的导电沟道密度，进而可以显著降低芯片的导通电阻、提升通流能力，沟槽栅结构已经成为未来器件的主流技术方向。但沟槽栅结构的SiC MOSFET器件中，沟道区电阻和结型场效应晶体管(junction field effect transistor，JFET)区电阻之间存在明显的矛盾关系。参照图1，横坐标代表元胞尺寸，纵坐标代表电阻，由图1可知，通过减小SiC MOSFET器件中的沟槽栅结构的间距，可以缩小SiC MOSFET器件的元胞尺寸，增大导电沟道密度，减小沟道区电阻，但同时JFET区通流宽度也会随之减小，导致JFET区电阻增大，从而使得SiC MOSFET器件整体的导通总电阻反而会增加，降低器件性能、增加芯片损耗。

发明内容

本申请提供一种半导体器件、制备方法、功率转换电路及车辆，用于降低器件的导通总电阻，提升器件性能，降低器件损耗。

第一方面，本申请实施例提供了一种半导体器件，包括：N型的半导体衬底、设置于所述半导体衬底上的漂移层、设置于所述漂移层内的沟槽结构、栅极、层间介质层、源极以及漏极。其中，所述漂移层包括：依次在半导体衬底上叠层设置的第一N型半导体区、第二P型半导体区以及源区，以及设置在漂移层两个侧面的第一P型半导体区。即所述第二P型半导体区设置于所述第一N型半导体区与所述源区之间，所述多个第一P型半导体区沿垂直于所述半导体衬底所在平面的第三方向上，由所述漂移层的顶部延伸至所述第二P型半导体区中。所述沟槽结构包括多个第一沟槽和多个第二沟槽，所述多个第一沟槽沿平行于所述半导体衬底所在平面的第二方向排列，所述多个第二沟槽沿所述第二方向延伸，所述多个第二沟槽和所述多个第一沟槽沿所述第三方向由漂移层的顶部延伸至所述第一N型半导体区中，相邻两个所述第一沟槽之间设置有所述第二沟槽，且所述多个第二沟槽与所述多个第一沟槽相互导通。这样可以在漂移层中制作紧密排列的沟槽阵列。

并且，栅极隔着栅介质层填充设置于所述多个第一沟槽和所述多个第二沟槽内。在本申请中的漂移层的材料为SiC时，可以使栅极嵌入在SiC材料的漂移层内部，则本申请实施例提供的半导体器件形成为沟槽栅结构的SiC MOSFET。

以及，所述层间介质层覆盖于所述栅极远离所述半导体衬底一侧，且层间介质层覆盖整个栅极以及源区的第一部分区域，暴露出第一P型半导体区和所述源区的第二部分区域，即相当于所述层间介质层具有接触孔，所述接触孔沿平行于所述半导体衬底所在平面的第二方向延伸，所述接触孔在所述半导体衬底的正投影与所述栅极在所述半导体衬底的正投影互不交叠，且所述接触孔暴露出所述第一P型半导体区和所述源区的部第二分区域。所述源极覆盖于所述层间介质层远离所述半导体衬底一侧，且源极覆盖所述层间介质层、所述第一P型半导体区和所述源区的第二部分区域，即相当于所述源极通过所述接触孔与所述接触孔暴露出的所述第一P型半导体区和所述源区的第二部分区域接触，所述漏极设置于所述半导体衬底远离所述漂移层的一侧，即漏极覆盖半导体衬底。由于源极能够通过接触孔与第一P型半导体区和源区接触，实现源极与第一P型半导体区和源区连接的效果。从而在栅极控制沟道导通时，源极与漏极之间即可传输信号。

示例性地，第一方向、第二方向以及第三方向相互交叉设置。例如，第一方向、第二方向以及第三方向相互垂直设置。

本申请实施例提供的半导体器件，在漂移层中制作紧密排列的沟槽阵列，并在第一沟槽和第二沟槽中设置栅极，且第二P型半导体区中与栅介质层交界的区域为沟道。并且，层间介质层中设置的接触孔的延伸方向为第二方向，第一栅极的延伸方向为第一方向，则接触孔的延伸方向与第一栅极的延伸方向相互垂直，即将接触孔放置在垂直于第一栅极的方向上，进而相比现有技术中栅极沟槽与接触孔相互平行的设置方式，本申请实施例提供的半导体器件，降低了接触孔对相邻第一沟槽在第二方向上的沟槽间距的限制，能够使第一沟槽制备的更加紧密，即栅极也会更加紧密。这样有利于缩小第一沟槽间的沟槽间距，从而将元胞小型化，提升元胞密度和器件的通流能力。因此，本申请实施例提供的半导体器件的栅极沟槽阵列密度，可远高于现有技术中的器件结构的栅极沟槽阵列密度，因而提高了沟槽栅结构的SiC MOSFET的沟道密度，明显降低了器件单位面积的导通总电阻，提升了通流能力和器件性能，降低器件损耗。

示例性地，半导体衬底可以为掺杂有五价元素的碳化硅衬底。漂移层可以采用外延生长掺杂有相应杂质的SiC材料形成。例如，第一N型半导体区是采用外延生长形成的漂移层的部分区域。源区为N型半导体区，且源区可以是采用离子注入工艺，通过对漂移层进行N型杂质掺杂形成的。

示例性地，在本申请中，N型半导体区中掺杂的主要是N型杂质，例如氮(N)、磷(P)或砷(As)等。

示例性地，半导体衬底的掺杂浓度大于第一N型半导体区的掺杂浓度，源区的掺杂浓度也大于第一N型半导体区的掺杂浓度。可选地，半导体衬底的掺杂浓度与源区的掺杂浓度相近或相同。当然，半导体衬底的掺杂浓度与源区的掺杂浓度也可以不同，例如，半导体衬底的掺杂浓度大于或小于源区的掺杂浓度，在此不作限定。

示例性地，第二P型半导体区也可以是采用外延生长掺杂有P型杂质的SiC材料，即第二P型半导体区也可以作为外延生长形成的漂移层的部分区域。或者，第二P型半导体区也可以是采用离子注入工艺，通过对漂移层进行P型杂质掺杂形成的。本申请对第二P型半导体区的形成过程不作限定。

示例性地，在本申请中，P型半导体区中掺杂的主要是P型杂质，例如硼(B)、铝(Al)或镓(Ga)等。

在一些可能的实施方式中，同一所述沟槽结构中，相邻的两个所述第一沟槽之间设置有一个所述第二沟槽，且所述第二沟槽设置于所述第一沟槽的侧壁处。这样可以使相邻的两个第一沟槽通过第二沟槽相互贯通。

在一些可能的实施方式中，所述多个第一沟槽中的每一个所述第一沟槽在所述第一方向上具有相对设置的第一侧壁和第二侧壁。同一沟槽结构中，该多个第二沟槽位于第一沟槽的第一侧壁处，这样可以使沟槽结构为梳齿状结构。或者，同一沟槽结构中，该多个第二沟槽位于第一沟槽的第二侧壁处。这样可以使沟槽结构为梳齿状结构。或者，同一沟槽结构中，该多个第二沟槽位于第一沟槽的第一侧壁和第二侧壁处。或者，同一沟槽结构中，所述多个第二沟槽中的第一部分第二沟槽设置于所述第一沟槽的第一侧壁处，第二部分第二沟槽设置于所述第一沟槽的第二侧壁处，且所述第一部分第二沟槽和所述第二部分第二沟槽沿所述第二方向交替排布。

在一些可能的实施方式中，所述多个第一沟槽中的每一个所述第一沟槽分别沿所述第一方向延伸，即每一个第一沟槽均沿同一方向延伸。并且，所述第二沟槽沿所述第一方向上的侧壁在所述半导体衬底的正投影为直线形、折线形或弧形。例如，第二沟槽沿第一方向的侧壁在半导体衬底的正投影的边缘为直线形。例如，第二沟槽在第一方向上具有相对的第三侧壁和第四侧壁，第二沟槽的第三侧壁在半导体衬底的正投影可以为直线形，第二沟槽的第四侧壁在半导体衬底的正投影也可以为直线形。可选地，第二沟槽的第三侧壁可以为第二沟槽的侧壁中距离接触孔较近的侧壁，第二沟槽的第四侧壁可以为第二沟槽的侧壁中距离接触孔较远的侧壁。

或者，第二沟槽在第一方向上的侧壁在半导体衬底的正投影的边缘为折线形或弧形。第二沟槽在第一方向上具有相对的第三侧壁和第四侧壁，第二沟槽的第三侧壁在半导体衬底的正投影可以为直线形，第二沟槽的第四侧壁在半导体衬底的正投影也可以为折线形或弧形。可选地，第二沟槽的第三侧壁可以为第二沟槽的侧壁中距离接触孔较近的侧壁，第二沟槽的第四侧壁可以为第二沟槽的侧壁中距离接触孔较远的侧壁。

当然，在实际应用中，第二沟槽在第一方向上的侧壁在半导体衬底的正投影也可以设置为其他形状，本申请对此不作限定。

示例性地，第一沟槽在第二方向上具有沟槽宽度。本申请对该沟槽宽度不作限定，例如，该沟槽宽度不大于1um。可选地，该沟槽宽度大约为：0.9um、0.8um、0.5um、0.3um中的一个。

示例性地，第一沟槽在第一方向上具有沟槽长度。本申请对该沟槽长度不作限定，例如，该沟槽长度不大于10um。可选地，该沟槽长度不大于5um。例如，该沟槽长度大约为：0.5um、1um、2um、3um、4um、5um中的一个。

假设不同侧面的电子迁移率一致的情况下，简单估算表明：本申请中的SiCMOSFET的结构，与现有技术中SiC MOSFET沟槽结构与接触孔相互平行的结构相比，通流密度的比率大约为1.25*(2D1+1)/(D1+2)。其中D1代表第一沟槽在第一方向上的沟槽长度，且D1≤5um。通过仿真结果表明，当D1大约为3um时，本申请中的SiC MOSFET的栅极的布局结构，起到的效果几乎是现有技术中的SiC MOSFET结构的1.75倍。当D1大约为4um时，本申请中的SiC MOSFET的栅极的布局结构，起到的效果几乎是现有技术中的SiC MOSFET结构的1.88倍。

示例性地，第二沟槽在第二方向上具有沟槽宽度。本申请对该沟槽宽度不作限定。示例性地，该沟槽宽度可以大致设置为沟槽间距。例如，该沟槽宽度不大于1um。可选地，该沟槽宽度的范围为50nm～0.5um。例如，沟槽宽度E2可以大约为50nm、0.1um、0.2um、0.3um、0.4um、0.5um中的一个。

示例性地，第二沟槽在第一方向上具有沟槽长度。本申请对该沟槽长度不作限定，例如，该沟槽长度不大于1um。可选地，该沟槽长度大约为：0.9um、0.8um、0.5um、0.3um中的一个。

在一些可能的实施方式中，所述第二沟槽在所述第一方向上的沟槽长度与所述第一沟槽在所述第二方向上的沟槽宽度相同。当然，也可以使第二沟槽在第一方向上的沟槽长度大于或小于第一沟槽在第二方向上的沟槽宽度，在此不作限定。

在一些可能的实施方式中，所述第一部分第一沟槽沿平行于所述半导体衬底所在平面的第四方向延伸，所述第二部分第一沟槽沿平行于所述半导体衬底所在平面的第五方向延伸，所述第四方向、所述第五方向、所述第二方向以及所述第一方向相互交叉设置。这样可以设置多种沿不同方向延伸的第一沟槽。并且，所述第二沟槽在所述第一方向上的侧壁在所述半导体衬底的正投影为直线形、折线形或弧形。

在一些可能的实施方式中，漂移层中还设置有第三P型半导体区。该第三P型半导体区设置于沟槽结构下方，且第三P型半导体区与沟槽结构中的第一沟槽和第二沟槽的底部直接接触设置。并且本申请中，可将第三P型半导体区与源极导通。在SiC MOSFET器件工作时，源极会加载电压，由于第三P型半导体区与源极导通连接，则源极上加载的电压会输入到第三P型半导体区中，使第三P型半导体区也具有相应的电压，从而能够有效屏蔽沟槽结构中的第一沟槽和第二沟槽的底部的栅极介质层电场，进而提升器件工作的鲁棒性。

示例性地，每一个沟槽结构对应设置有第三P型半导体区，并且不同沟槽结构对应的第三P型半导体区之间具有间隔距离，即不同沟槽结构对应的第三P型半导体区不相互接触。

在一些可能的实施方式中，第三P型半导体区在半导体衬底的正投影覆盖沟槽结构的底部在半导体衬底的正投影。这样可以进一步有效屏蔽第一沟槽和第二沟槽的底部的栅极介质层电场，进而提升器件工作的鲁棒性。

示例性地，第三P型半导体区在半导体衬底的正投影的边缘可以与对应的第一沟槽和第二沟槽的底部在半导体衬底的正投影的边缘重叠。或者，第三P型半导体区在半导体衬底的正投影的边缘设置于对应的第一沟槽和第二沟槽的底部在半导体衬底的正投影的边缘外围，进一步有效屏蔽第一沟槽和第二沟槽的底部的栅极介质层电场，进而提升器件工作的鲁棒性。

在实际工艺过程中，由于工艺条件的限制或其他因素，上述重叠关系并不能完全重叠，可能会有一些偏差，因此上述重叠关系只要大致满足上述条件即可，均属于本申请的保护范围。例如，上述重叠关系可以是在误差允许范围之内所允许的重叠关系。

在本申请一些示例中，第三P型半导体区是在沟槽结构形成后，在沟槽结构的底部采用自对准工艺和垂直离子注入工艺形成的，因此，在第三方向上，第三P型半导体区可以覆盖沟槽结构。并且，由于离子注入工艺过程中离子的扩散性，第三P型半导体区会向沟槽结构的底部外围扩散，即呈现出第三P型半导体区在半导体衬底上的正投影边缘设置于沟槽结构在半导体衬底上的正投影边缘的外围。

本申请对第三P型半导体区在第三方向上的厚度不作限定，例如，第三P型半导体区在第三方向上的厚度的范围可小于1um，例如，第三P型半导体区在第三方向上的厚度的范围可为0.3um～0.8um。

示例性地，本申请实施例提供的SiC MOSFET在应用到功率转换电路中时，其源极可接地，其漏极可连接其他元件，则SiC MOSFET的源极的电压为接地电压(0V)。由于第三P型半导体区与源极连接，则第三P型半导体区的电压也为接地电压，从而能够有效屏蔽沟槽结构的底部的栅极介质层电场，进而提升器件工作的鲁棒性。

示例性地，本申请实施例提供的SiC MOSFET在应用到功率转换电路中时，其源极也可连接其他元件，其漏极也连接其他元件，则SiC MOSFET的源极的电压为其他元件输入的信号的电压。由于第三P型半导体区与源极连接，则第三P型半导体区的电压也为该输入的信号的电压，从而能够有效屏蔽沟槽结构的底部的栅极介质层电场，进而提升器件工作的鲁棒性。

在一些可能的实施方式中，所述第一沟槽在所述第一方向上具有相对设置的第一侧壁和第二侧壁，并且，漂移层还包括：第四P型半导体区，所述第四P型半导体区设置于至少一个所述第一沟槽的第一侧壁和/或第二侧壁，所述第四P型半导体区分别与所述第三P型半导体区和所述第一P型半导体区接触。例如，第四P型半导体区设置于一个或多个第一沟槽的第二侧壁处。或者，第四P型半导体区设置于一个或多个第一沟槽的第一侧壁处。或者，第四P型半导体区设置于一个或多个第一沟槽的第一侧壁和第二侧壁处。

示例性地，第四P型半导体区可以是采用离子注入工艺，通过对漂移层进行掺杂形成的。并且，P型半导体区中掺杂的主要是P型杂质，例如硼(B)、铝(Al)或镓(Ga)等。

示例性地，第一P型半导体区、第三P型半导体区以及第四P型半导体区的掺杂浓度大于第二P型半导体区的掺杂浓度。可选地，第一P型半导体区、第三P型半导体区以及第四P型半导体区的掺杂浓度可相同或相似。当然，也可以使第一P型半导体区、第三P型半导体区以及第四P型半导体区的掺杂浓度至少两个不相同。需要说明的是，第一P型半导体区、第三P型半导体区以及第四P型半导体区的掺杂浓度，可以根据实际应用环境的需求进行确定，在此不作限定。

本申请中，第四P型半导体区分别与第三P型半导体区和第一P型半导体区接触，即第四P型半导体区、第三P型半导体区以及第一P型半导体区分别与源极连接，以使源极加载的电压可以通过第一P型半导体区和第四P型半导体区输入到第三P型半导体区中，从而能够有效屏蔽沟槽结构的底部的栅极介质层电场，进而提升器件工作的鲁棒性。

在一些可能的实施方式中，同一沟槽结构中，多个第一沟槽划分为至少一个第一单元和至少一个第二单元，第一单元和第二单元分别具有至少一个第一沟槽。且第一单元和第二单元沿第二方向交替设置。以及，第一单元中的第一沟槽在第二方向上的沟槽宽度相同，第二单元中的第一沟槽在第二方向上的沟槽宽度相同，且第二单元中的第一沟槽在第二方向上的沟槽宽度大于第一单元中的第一沟槽在第二方向上的沟槽宽度。即每一个沟槽结构中设置了两种不同沟槽宽度的第一沟槽。以及，所述第四P型半导体区设置于每一个所述第二单元中的所述第一沟槽的第一侧壁和/或第二侧壁。这样通过在第一沟槽的第二侧壁上设置第四P型半导体区，可以有效的使第三P型半导体区通过第四P型半导体区与第一P型半导体区与源极连接。

在一些可能的实施方式中，不同所述第二单元中的第一沟槽的数量相同。当然，也可以使部分第一单元中的第一沟槽的数量相同，其余部分第一单元中的第一沟槽的数量不同。或者，不同第一单元中的第一沟槽的数量不同。

和/或，不同所述第一单元中的第一沟槽的数量相同。当然，也可以使部分第二单元中的第一沟槽的数量相同，其余部分第二单元中的第一沟槽的数量不同。或者，不同第二单元中的第一沟槽的数量不同，本申请对此不作限定。

在一些可能的实施方式中，每一个第一单元中具有一个或多个第一沟槽。例如，每一个第一单元中具有多个第一沟槽。

在一些可能的实施方式中，每一个第二单元中具有一个或多个第一沟槽。例如，每一个第二单元中具有一个第一沟槽。

在一些可能的实施方式中，第二单元中的第一沟槽在第二方向上的沟槽宽度不小于第一单元中的第一沟槽在第二方向上的沟槽宽度的1.5倍。例如，第二单元中的第一沟槽在第二方向上的沟槽宽度大致等于第一单元中的第一沟槽在第二方向上的沟槽宽度的1.5倍。或者，第二单元中的第一沟槽在第二方向上的沟槽宽度大致等于第一单元中的第一沟槽在第二方向上的沟槽宽度的2倍。或者，第二单元中的第一沟槽在第二方向上的沟槽宽度大致等于第一单元中的第一沟槽在第二方向上的沟槽宽度的3倍。或者，第二单元中的第一沟槽在第二方向上的沟槽宽度大致等于第一单元中的第一沟槽在第二方向上的沟槽宽度的4倍。

在一些可能的实施方式中，所述漂移层还包括：第五P型半导体区，每一个所述第一P型半导体区下方设置有所述第五P型半导体区，且所述第五P型半导体区与所述第一P型半导体区接触设置，形成P型半导体结构，所述第五P型半导体区沿所述第三方向延伸至所述第一N型半导体区中。以及，所述第五P型半导体区的底部与所述漂移层的顶部之间的距离大于所述沟槽结构的底部与所述漂移层的顶部之间的距离。因此，P型半导体结构在第三方向上的深度大于沟槽结构在第三方向上的深度。并且，源极也能够通过接触孔与第一P型半导体区接触，第一P型半导体区与第五P型半导体区接触，则源极与第五P型半导体区也是导通的效果。即本申请中，可将源极与第五P型半导体区导通，即源极与P型半导体结构导通。在实际应用中，在SiC MOSFET器件工作时，源极会加载电压，由于第五P型半导体区与源极导通连接，则源极上加载的电压会输入到第五P型半导体区中，使第五P型半导体区也具有相应的电压，使第五P型半导体区作为屏蔽结构，从而能够有效屏蔽沟槽结构的底部的栅极介质层电场，进而提升器件工作的鲁棒性。

示例性地，第一P型半导体区在半导体衬底的正投影位于设置在该第一P型半导体区正下方的第五P型半导体区在半导体衬底的正投影内。

示例性地，本申请实施例提供的SiC MOSFET在应用到功率转换电路中时，其源极可接地，其漏极可连接其他元件，则SiC MOSFET的源极的电压为接地电压(0V)。由于第五P型半导体区与源极连接，则第五P型半导体区的电压也为接地电压，从而能够有效屏蔽沟槽结构的底部的栅极介质层电场，进而提升器件工作的鲁棒性。

示例性地，本申请实施例提供的SiC MOSFET在应用到功率转换电路中时，其源极也可连接其他元件，其漏极也连接其他元件，则SiC MOSFET的源极的电压为其他元件输入的信号的电压。由于第五P型半导体区与源极连接，则第五P型半导体区的电压也为该输入的信号的电压，从而能够有效屏蔽沟槽结构的底部的栅极介质层电场，进而提升器件工作的鲁棒性。

在一些可能的实施方式中，所述多个第二沟槽中的每一个所述第二沟槽在所述第一方向上具有相对设置的第三侧壁和第四侧壁，并且，所述P型半导体结构在所述第二方向和所述第三方向组成的第一平面上的正投影覆盖对应的所述第二沟槽在所述第一平面上的正投影。

在一些可能的实施方式中，可以使设置于所述漂移层两个侧面的P型半导体结构分别为一个整体区域，即设置于沟槽结构的第一侧和第二侧处的P型半导体结构分别为一个整体区域，即设置于同一沟槽结构的第一侧处的P型半导体结构设置为一个整体区域，设置于同一沟槽结构的第二侧处的P型半导体结构也设置为一个整体区域。并且，每一个P型半导体结构在半导体衬底的正投影为沿第二方向延伸的条形区域，则每一个P型半导体结构由第一边缘沿第二方向延伸至第二边缘。并且，P型半导体结构在第一平面上的正投影覆盖沟槽结构在第一平面上的正投影。

在一些可能的实施方式中，设置于所述漂移层两个侧面的P型半导体结构分别为多个区域，即设置于所述沟槽结构的第一侧和第二侧处的P型半导体结构分别为多个区域，且所述多个P型半导体结构相互间隔设置，以及，所述多个P型半导体结构和源区的第三部分区域相互间隔设置，即相邻两个所述P型半导体结构在所述半导体衬底的正投影之间具有所述源区的第三部分区域在所述半导体衬底的正投影。

在一些可能的实施方式中，在设置于所述沟槽结构的第一侧和第二侧处的P型半导体结构分别为多个区域时，所述P型半导体结构在所述第一平面上的正投影的边缘设置于对应的第二沟槽的第三侧壁和第四侧壁在所述第一平面上的正投影的边缘外围。

在一些可能的实施方式中，所述P型半导体结构在所述半导体衬底的正投影与所述沟槽结构在所述半导体衬底的正投影互不交叠。即，在第三方向上，每一个P型半导体结构与每一个沟槽结构不存在交叠区域。

在一些可能的实施方式中，所述P型半导体结构与对应的所述沟槽结构之间具有所述源区的第四部分区域。即，所述P型半导体结构在所述半导体衬底的正投影与所述沟槽结构在所述半导体衬底的正投影之间具有所述源区的部分区域在所述半导体衬底的正投影。或者，也可以说沟槽结构中的第一沟槽的第一侧壁和第二侧壁表面设置的栅介质层与对应的P型半导体结构未接触设置。

在一些可能的实施方式中，在设置于所述沟槽结构的第一侧和第二侧处的P型半导体结构为多个区域时，所述沟槽结构通过对应的所述栅介质层与对应的所述P型半导体结构接触，即所述P型半导体结构在所述半导体衬底的正投影与所述沟槽结构对应的所述栅介质层在所述半导体衬底的正投影接触。或者，也可以说沟槽结构中的第一沟槽的第一侧壁和第二侧壁表面设置的栅介质层与对应的P型半导体结构接触设置。

在一些可能的实施方式中，所述漂移层还包括第一屏蔽沟槽，所述第一屏蔽沟槽设置在所述漂移层的两个侧面，所述第一屏蔽沟槽的侧壁与底部设置有所述P型半导体结构。并且，所述多个第一屏蔽沟槽沿所述第三方向由所述漂移层的顶部延伸至所述第一N型半导体区中，所述沟槽结构的第一侧和第二侧分别设置有所述第一屏蔽沟槽。以及，所述多个第一屏蔽沟槽中的每一个所述第一屏蔽沟槽的侧壁分别设置有P型半导体区，每一个所述第一屏蔽沟槽在第一方向上的侧壁设置的P型半导体区作为所述P型半导体结构。

示例性地，在相邻的两个沟槽结构之间设置一个第一屏蔽沟槽时，可以使第一屏蔽沟槽在半导体衬底的正投影可以为沿第二方向延伸的条形区域。或者，在相邻的两个沟槽结构之间设置多个第一屏蔽沟槽时，可以使相邻两个第一屏蔽沟槽在半导体衬底的正投影之间设置有源区的第三区域在半导体衬底的正投影。

示例性地，每一个第一屏蔽沟槽的侧壁分别设置有P型半导体区。即每一个第一屏蔽沟槽的每一个侧壁分别设置有P型半导体区。可选地，每一个第一屏蔽沟槽在第一方向上的侧壁设置的P型半导体区即可作为P型半导体结构。例如，在第一方向上，第一屏蔽沟槽具有相对设置的第五侧壁和第六侧壁，第一屏蔽沟槽的第五侧壁处设置的P型半导体区以及第一屏蔽沟槽的第六侧壁处设置的P型半导体区可作为P型半导体结构。

示例性地，每一个第一屏蔽沟槽的底部也设置有P型半导体区。本申请通过使第一屏蔽沟槽的底部也设置P型半导体区，该底部的P型半导体区也可以作为P型半导体结构的一部分，进一步有效屏蔽沟槽结构的底部的栅极介质层电场，进而提升器件工作的鲁棒性。

示例性地，第一屏蔽沟槽的底部的P型半导体区的掺杂浓度与其侧壁处的P型半导体区的掺杂浓度相似或相同。可选地，可以采用离子注入工艺，在第一屏蔽沟槽的底部和侧壁形成P型半导体区，以形成第五P型半导体区。

示例性地，第一屏蔽沟槽与漂移层的顶部的距离大于沟槽结构与漂移层的顶部的距离。即第一屏蔽沟槽在第三方向上的深度大于沟槽结构在第三方向上的深度。这样在采用离子注入工艺，对第一屏蔽沟槽的侧壁以及底部进行P型杂质掺杂时，由于掺杂的离子会进行扩散，从而可以使形成的第五P型半导体区在第三方向上的深度大于沟槽结构在第三方向上的深度。

示例性地，第一屏蔽沟槽与漂移层的顶部的距离也可以大约等于沟槽结构与漂移层的顶部的距离。即第一屏蔽沟槽在第三方向上的深度与沟槽结构在第三方向上的深度相似或相同。这样在采用离子注入工艺，对第一屏蔽沟槽的侧壁以及底部进行掺杂时，由于掺杂的离子会进行扩散，从而可以使形成的第五P型半导体区在第三方向上的深度大于沟槽结构在第三方向F3上的深度。

在一些可能的实施方式中，所述沟槽结构设置为多个，所述多个沟槽结构沿所述第一方向排列，相邻两个沟槽结构共用设置于所述相邻两个沟槽结构之间的第一屏蔽沟槽。

示例性地，每一个第一屏蔽沟槽中填充有填充材料，本申请对该填充材料不作限定。示例性地，该填充材料可以为栅极的材料，即每一个第一屏蔽沟槽中可填充有栅极的材料。例如，在实际工艺制备过程中，在形成栅极时，可以将栅极的材料填充入第一屏蔽沟槽中。当然，每一个第一屏蔽沟槽中也可填充有层间介质层的材料。或者，每一个第一屏蔽沟槽中也可填充有源极或漏极的材料。

在一些可能的实施方式中，所述漂移层还包括：第二N型半导体区，所述第二N型半导体区设置于所述第一N型半导体区与所述第二P型半导体区之间。并且，所述第二N型半导体区的掺杂浓度大于所述第一N型半导体区的掺杂浓度，且所述第二N型半导体区的掺杂浓度小于所述源区的掺杂浓度。

本申请中，通过在漂移层中设置第二N型半导体区，可以降低器件中的电流在漂移层上端的扩散电阻。

本申请对第二N型半导体区的掺杂浓度不作限定，其掺杂浓度可以满足上述要求即可。

第二方面，本申请实施例还提供了一种半导体器件的制备方法，包括：

在N型的半导体衬底上外延生长漂移层，并在所述漂移层中形成依次在所述半导体衬底上叠层设置的第一N型半导体区、第二P型半导体区以及源区，以及设置在所述漂移层两个侧面的第一P型半导体区，即所述第二P型半导体区设置于所述第一N型半导体区与所述源区之间，其中，所述第一P型半导体区沿垂直于所述半导体衬底所在平面的第三方向上，由所述漂移层的顶部延伸至第二P型半导体区中；

刻蚀所述漂移层，在所述漂移层中形成沟槽结构，所述沟槽结构包括多个第一沟槽和多个第二沟槽，所述多个第一沟槽沿平行于所述半导体衬底所在平面的第二方向排列，所述多个第二沟槽沿所述第二方向延伸，所述多个第二沟槽和所述多个第一沟槽沿所述第三方向由所述漂移层的顶部延伸至所述第一N型半导体区中，相邻两个所述第一沟槽之间设置有所述第二沟槽，且所述多个第二沟槽与所述多个第一沟槽相互导通；

在所述沟槽结构中形成栅介质层；

在形成有栅介质层的沟槽结构中形成栅极；

在所述栅极上形成覆盖整个漂移层的层间介质层；

刻蚀所述层间介质层，使所述层间介质层暴露出所述第一P型半导体区和所述源区的第二部分区域，且所述层间介质层覆盖所述源区的第一部分区域以及完全覆盖所述栅极；

在所述层间介质层远离所述半导体衬底一侧形成源极，使所述源极与所述第一P型半导体区和所述源区的所述第二部分区域接触，以及在所述半导体衬底远离所述漂移层的一侧形成漏极。

在一些可能的实施方式中，为形成漂移层以及漂移层中的各个半导体区，在一些示例中，步骤：在N型的半导体衬底上外延生长漂移层，并在所述漂移层中形成依次在所述半导体衬底上叠层设置的第一N型半导体区、第二P型半导体区以及源区，以及设置在所述漂移层两个侧面的第一P型半导体区，可以包括：

首先，采用外延工艺，在N型的半导体衬底上外延生长漂移层。例如，采用外延工艺，在N型的SiC半导体衬底上，外延生长掺杂有N型杂质的SiC材料，形成达到设定厚度的漂移层。本申请对设定厚度的具体数值不作限定。在实际应用中，可以根据实际应用环境的需求，确定设定厚度的具体数值。

之后，采用离子注入工艺，在漂移层的部分区域中进行离子注入，形成第一P型半导体区、第二P型半导体区以及源区，漂移层中未进行离子注入的区域形成第一N型半导体区，并使形成的第二P型半导体区设置于第一N型半导体区与源区之间。例如，首先，采用离子注入工艺，在漂移层的表面进行P型杂质掺杂，形成第二P型半导体区。之后，在漂移层上形成第一掩膜层(该第一掩膜层可以是采用二氧化硅，或者多晶硅层、或者氮化硅形成的掩膜)，采用干法刻蚀工艺或者湿法刻蚀工艺中合适的刻蚀工艺刻蚀第一掩膜层，形成第一掩膜开口，通过第一掩膜开口将需要形成源区的漂移层中对应的区域暴露出来，而通过保留的第一掩膜层将漂移层的其余区域遮盖上。之后，采用离子注入工艺，在漂移层的表面进行N型杂质掺杂，形成源区。之后，去除第一掩膜层。之后，在漂移层上形成第二掩膜层(该第二掩膜层可以是采用二氧化硅，或者多晶硅层、或者氮化硅形成的掩膜)，采用干法刻蚀工艺或者湿法刻蚀工艺中合适的刻蚀工艺刻蚀第二掩膜层，形成第二掩膜开口，通过第二掩膜开口将需要形成第一P型半导体区的漂移层中对应的区域暴露出来，而通过保留的第二掩膜层将漂移层的其余区域遮盖上。之后，采用离子注入工艺，在漂移层的表面进行P型杂质掺杂，形成第一P型半导体区。之后，去除第二掩膜层。

在一些可能的实施方式中，为形成漂移层以及漂移层中的各个半导体区，在另一些示例中，步骤：在N型的半导体衬底上外延生长漂移层，并在所述漂移层中形成依次在所述半导体衬底上叠层设置的第一N型半导体区、第二P型半导体区以及源区，以及设置在所述漂移层两个侧面的第一P型半导体区，可以包括：

首先，采用外延工艺，在N型的半导体衬底上外延生长第一设定厚度的漂移层。例如，采用外延工艺，在N型的SiC半导体衬底上，外延生长掺杂有N型杂质的SiC材料，形成达到第一设定厚度的漂移层。本申请对第一设定厚度的具体数值不作限定。在实际应用中，可以根据实际应用环境的需求，确定第一设定厚度的具体数值。

之后，采用外延工艺，在第一设定厚度的漂移层上外延生长第二设定厚度的第二P型半导体区。例如，采用外延工艺，在漂移层上，外延生长掺杂有P型杂质的SiC材料，形成达到第二设定厚度的第二P型半导体区。本申请对第二设定厚度的具体数值不作限定。在实际应用中，可以根据实际应用环境的需求，确定第二设定厚度的具体数值。

之后，采用外延工艺，在第二P型半导体区上继续外延生长，直至形成达到第三设定厚度的漂移层。例如，采用外延工艺，在第二P型半导体区上，继续外延生长掺杂有N型杂质的SiC材料，形成达到第三设定厚度的漂移层。本申请对第三设定厚度的具体数值不作限定。在实际应用中，可以根据实际应用环境的需求，确定第三设定厚度的具体数值。

之后，采用离子注入工艺，在漂移层的部分区域中进行离子注入，形成第一P型半导体区和源区，漂移层中未进行离子注入的区域形成第一N型半导体区，并使形成的第二P型半导体区设置于第一N型半导体区与源区之间。例如，首先，在漂移层上形成第一掩膜层(该第一掩膜层可以是采用二氧化硅，或者多晶硅层、或者氮化硅形成的掩膜)，采用干法刻蚀工艺或者湿法刻蚀工艺中合适的刻蚀工艺刻蚀第一掩膜层，形成第一掩膜开口，通过第一掩膜开口将需要形成源区的漂移层中对应的区域暴露出来，而通过保留的第一掩膜层将漂移层的其余区域遮盖上。之后，采用离子注入工艺，在漂移层的表面进行N型杂质掺杂，形成源区。之后，去除第一掩膜层。之后，在漂移层上形成第二掩膜层(该第二掩膜层可以是采用二氧化硅，或者多晶硅层、或者氮化硅形成的掩膜)，采用干法刻蚀工艺或者湿法刻蚀工艺中合适的刻蚀工艺刻蚀第二掩膜层，形成第二掩膜开口，通过第二掩膜开口将需要形成第一P型半导体区的漂移层中对应的区域暴露出来，而通过保留的第二掩膜层将漂移层的其余区域遮盖上。之后，采用离子注入工艺，在漂移层的表面进行P型杂质掺杂，形成第一P型半导体区。之后，去除第二掩膜层。

在一些可能的实施方式中，为形成沟槽结构，步骤，刻蚀所述漂移层，在所述漂移层中形成沟槽结构，可以包括：在漂移层上形成第三掩膜层(该第三掩膜层可以是采用二氧化硅，或者多晶硅层、或者氮化硅形成的掩膜)，采用干法刻蚀工艺或者湿法刻蚀工艺中合适的刻蚀工艺刻蚀第三掩膜层，形成第三掩膜开口，通过第三掩膜开口将需要形成沟槽结构的漂移层中对应的区域暴露出来，而通过保留的第三掩膜层将漂移层100的其余区域遮盖上。之后，采用干法刻蚀工艺或湿法刻蚀工艺，刻蚀通过第二掩膜开口暴露出的漂移层，直至刻蚀至第一N型半导体区中，以在漂移层中形成沟槽结构中的第一沟槽和第二沟槽。之后，去除第三掩膜层。

在一些可能的实施方式中，为形成栅介质层，在一些示例中，在沟槽结构中形成栅介质层，可以包括，采用氧化工艺，对整个漂移层进行氧化处理，使漂移层的表面形成栅介质层。其中，每一个第一沟槽和每一个第二沟槽的表面形成了栅介质层，漂移层背离半导体衬底的一侧的表面也形成了栅介质层。

在一些可能的实施方式中，为形成栅极，在一些示例中，在形成有栅介质层的沟槽结构中形成栅极，可以包括：首先，采用沉积工艺，在形成有栅极沟槽的漂移层的整体上沉积多晶硅材料，并使该多晶硅材料填充每一个第一沟槽和每一个第二沟槽，且在采用多晶硅材料填充每一个第一沟槽和每一个第二沟槽后，漂移层的整体上覆盖多晶硅材料膜层。之后，采用平坦化工艺，对多晶硅材料膜层进行平坦化处理，在暴露出漂移层的顶部(如漂移层的源区)时停止，保留设置于第一沟槽和第二沟槽中的多晶硅材料，去除其余多晶硅材料，形成栅极。例如，通过化学机械抛光(Chemical Mechanical Polishing，CMP)工艺等平坦化工艺，对多晶硅材料膜层平坦化处理。

在一些可能的实施方式中，为形成层间介质层，在一些示例中，在栅极上形成覆盖整个漂移层的层间介质层，可以包括：采用沉积工艺，在整个漂移层上沉积层间介质层，并使层间介质层覆盖整个漂移层。

在一些可能的实施方式中，为了刻蚀层间介质层，在一些示例中，刻蚀所述层间介质层，使所述层间介质层暴露出所述第一P型半导体区和所述源区的第二部分区域，且所述层间介质层覆盖所述源区的第一部分区域以及完全覆盖所述栅极，可以包括：首先，在漂移层上形成第四掩膜层(该第四掩膜层可以是采用二氧化硅，或者多晶硅层、或者氮化硅形成的掩膜)，采用干法刻蚀工艺或者湿法刻蚀工艺中合适的刻蚀工艺刻蚀第四掩膜层，形成第四掩膜开口，通过保留的第四掩膜层将层间介质层中对应需要覆盖源区的第一部分区域以及完全覆盖栅极的区域(即不需要形成接触孔02的区域)遮盖上，通过第四掩膜开口将层间介质层中对应需要暴露出第一P型半导体区和源区的第二部分区域的区域(即形成接触孔02的区域)暴露出来。之后，采用干法刻蚀工艺或湿法刻蚀工艺，对层间介质层中通过第四掩膜开口暴露出的区域进行刻蚀，形成接触孔，以暴露出源区的第二部分区域和第一P型半导体区。

在一些可能的实施方式中，为形成源极和漏极，在一些示例中，在所述层间介质层远离所述半导体衬底一侧形成源极，使所述源极与所述第一P型半导体区和所述源区的所述第二部分区域接触，以及在所述半导体衬底远离所述漂移层的一侧形成漏极，可以包括：采用沉积工艺，在层间介质层远离半导体衬底一侧沉积金属材料，形成源极，使源极不仅与层间介质层接触，还与第一P型半导体区和源区的第二部分区域接触。即并通过该金属材料填充接触孔，使源极通过接触孔中填充的金属材料与第一P型半导体区和源区接触。并且，在形成源极时，采用沉积工艺，在半导体衬底远离漂移层的一侧也沉积金属材料，形成漏极。

在一些可能的实施方式中，为形成源极和漏极，在另一些示例中，在所述层间介质层远离所述半导体衬底一侧形成源极，使所述源极与所述第一P型半导体区和所述源区的所述第二部分区域接触，以及在所述半导体衬底远离所述漂移层的一侧形成漏极，也可以包括：采用沉积工艺，在层间介质层远离半导体衬底一侧沉积金属材料，形成源极，使源极不仅与层间介质层接触，还与第一P型半导体区和源区的第二部分区域接触。即并通过该金属材料填充接触孔，使源极通过接触孔中填充的金属材料与第一P型半导体区和源区接触。之后，采用沉积工艺，在半导体衬底远离漂移层的一侧沉积金属材料，形成漏极。

在一些可能的实施方式中，为形成第三P型半导体区和第四P型半导体区，在所述漂移层中形成沟槽结构之后，制备方法还包括：

首先，采用自对准工艺和垂直离子注入工艺，在所述沟槽结构的每一个第一沟槽和每一个第二沟槽的底部形成第三P型半导体区。示例性地，可以采用自对准工艺和垂直离子注入工艺，向沟槽结构的每一个第一沟槽和每一个第二沟槽的底部掺杂P型杂质，形成与沟槽结构的每一个第一沟槽和每一个第二沟槽底部图形一致的第三P型半导体区。本申请对第三P型半导体区的厚度(即在第三方向上的厚度)不作限定。在实际应用中，可以根据实际应用环境的需求，确定第三P型半导体区的厚度的具体数值。并且，第三掩膜层在第三方向上的厚度通常设置为100nm左右，则第三掩膜层在上述步骤中，可以暂时不去除，而是先保留着。在形成第三P型半导体区时，可以通过保留的第三掩膜层对第一沟槽和第二沟槽的侧壁进行保护，避免垂直离子注入工艺中散射到第一沟槽和第二沟槽的侧壁的离子进入侧壁中。由于垂直离子注入工艺中直射沟槽底部的离子并不会被第三掩膜层阻挡，从而可以正常进入第一沟槽和第二沟槽底部，形成第三P型半导体区。在形成第三P型半导体区后，再去除第三掩膜层。

或者，可以采用自对准工艺和垂直离子注入工艺，向沟槽结构的每一个第一沟槽和每一个第二沟槽的底部掺杂P型杂质。之后，对进行P型杂质掺杂后的半导体器件依次进行离子激活退火处理和清洁表面处理，形成第三P型半导体区91。

之后，采用倾斜离子注入工艺，在至少一个所述第一沟槽沿所述第一方向上的至少一个侧壁处形成分别与所述第三P型半导体区和所述第一P型半导体区接触的第四P型半导体区。示例性地，采用倾斜离子注入工艺，在第二单元中的每一个第二沟槽的第二侧壁的表面进行P型杂质掺杂，形成分别与第三P型半导体区和第一P型半导体区接触的第四P型半导体区。或者，采用倾斜离子注入工艺，在第二单元中的每一个第二沟槽的第二侧壁的表面进行P型杂质掺杂。之后，进行P型杂质掺杂后的半导体器件依次进行离子激活退火处理和清洁表面处理，形成分别与第三P型半导体区和第一P型半导体区接触的第四P型半导体区。

在一些可能的实施方式中，为形成第五P型半导体区，在所述漂移层中形成第一N型半导体区、第一P型半导体区、第二P型半导体区以及源区之后，制备方法还包括：在每一个所述第一P型半导体区下方形成第五P型半导体区，使所述第五P型半导体区沿所述第三方向延伸至所述第一N型半导体区中，并使所述第五P型半导体区与所述第一P型半导体区接触设置，形成P型半导体结构；其中，所述第五P型半导体区的底部与所述漂移层的顶部之间的距离大于所述沟槽结构的底部与所述漂移层的顶部之间的距离。

示例性地，首先，刻蚀所述漂移层的两个侧面，在所述漂移层中形成沿所述第三方向上延伸至所述第一N型半导体区中设置第一屏蔽沟槽；其中，所述沟槽结构的第一侧和第二侧分别设置有所述第一屏蔽沟槽。示例性地，在漂移层上形成第五掩膜层(该第五掩膜层可以是采用二氧化硅，或者多晶硅层、或者氮化硅形成的掩膜)，采用干法刻蚀工艺或者湿法刻蚀工艺中合适的刻蚀工艺刻蚀第五掩膜层，形成第五掩膜开口，通过第五掩膜开口将需要形成第一屏蔽沟槽的漂移层中对应的区域暴露出来，而通过保留的第五掩膜层将漂移层的其余区域遮盖上。之后，采用干法刻蚀工艺或湿法刻蚀工艺，刻蚀通过第五掩膜开口暴露出的漂移层，直至刻蚀至第一N型半导体区中，以在漂移层中形成沿第二方向延伸且沿第一方向排列的多个第一屏蔽沟槽。暂时保留第五掩膜层。

之后，采用离子注入工艺，在所述第一屏蔽沟槽的侧壁和底部进行离子注入，形成第五P型半导体区，所述第五P型半导体区设置于所述第一P型半导体区下方，所述第五P型半导体区与所述第一P型半导体区对应且接触设置。示例性地，采用离子注入工艺，对每一个第一屏蔽沟槽的侧壁和底部进行P型杂质掺杂。之后，去除第五掩膜层。之后，将对每一个第一屏蔽沟槽的侧壁和底部进行P型杂质掺杂后的半导体器件依次进行离子激活退火处理和清洁表面处理，形成设置于第一P型半导体区下方的第五P型半导体区。其中，在上述步骤中形成了第一P型半导体区，因此第五掩膜开口仅是暴露出了第一P型半导体区的部分区域，以使第一屏蔽沟槽靠近顶部的侧壁处具有第一P型半导体区。因此，可以主要针对靠近第一屏蔽沟槽的底部的侧壁处进行离子注入，以使靠近第一屏蔽沟槽的底部的侧壁处形成第五P型半导体区，并使第五P型半导体区与第一P型半导体区相互接触。当然，也可以对第一屏蔽沟槽的整个侧壁进行离子注入，使第五P型半导体区与第一P型半导体区相互接触为一个整体。

第三方面，本申请实施例还提供了一种功率转换电路，该功率转换电路用于将交流电和/或直流电进行转换后输出直流电。例如，该功率转换电路可以为交流-直流转换电路和/或直流-直流转换电路。该功率转换电路可以包括：电路板和一个或多个半导体器件，并且该半导体器件与电路板连接。其中，该半导体器件可以为如第一方面或第一方面的各种可能设计中的半导体器件，或者如采用第二方面或第二方面的各种可能设计中制备的半导体器件。由于上述半导体器件的性能较好，因而，包括上述半导体器件的功率转换电路的性能也较好。以及，该功率转换电路解决问题的原理与前述半导体器件可以解决问题的原理相似，因此该功率转换电路的技术效果可以参照前述半导体器件的技术效果，重复之处不再赘述。

第四方面，本申请实施例还提供了一种车辆，该车辆可以包括负载和功率转换电路。该功率转换电路用于将交流电和/或直流电进行转换为直流电后，输入到负载，为负载供电。其中，该功率转换电路可以为如第三方面或第三方面的各种可能设计中的功率转换电路。由于上述功率转换电路的性能较好，因而，包括上述功率转换电路的车辆的电路性能也较好。以及，该车辆解决问题的原理与前述功率转换电路可以解决问题的原理相似，因此该车辆的技术效果可以参照前述功率转换电路的技术效果，重复之处不再赘述。

附图说明

图1为SiC MOSFET器件中沟道区电阻和JFET区电阻之间的关系图；

图2a为本申请一种实施例提供的电动汽车的结构示意图；

图2b为本申请一种实施例提供的电子设备的结构示意图；

图3为本申请一种实施例提供的半导体器件的俯视结构示意图；

图4为图3中沿AA’切线方向上的剖视结构示意图；

图5为图3中沿BB’切线方向上的剖视结构示意图；

图6为图3中沿VV’切线方向上的剖视结构示意图；

图7为图3所示的选定区域QB0中的立体结构示意图；

图8为图7所示的半导体器件中未设置源极时的立体结构示意图；

图9为图7所示的半导体器件中未设置层间介质层和源极时的立体结构示意图；

图10为图3所示的半导体器件的接触孔的局部俯视结构示意图；

图11为本申请实施例提供的半导体器件的制备方法的一些流程图；

图12a至图12g为本申请实施例提供的一种制备半导体器件的过程的结构示意图；

图13为本申请另一种实施例提供的半导体器件的局部俯视结构示意图；

图14为图13所示的半导体器件中沿AA’切线方向上的剖视结构示意图；

图15为图13所示的半导体器件中沿BB’切线方向上的剖视结构示意图；

图16为图13所示的半导体器件中沿CC’切线方向上的剖视结构示意图；

图17为图13所示的半导体器件中沿VV’切线方向上的剖视结构示意图；

图18a为图13所示的选定区域QB1中的一些立体结构示意图；

图18b为图13所示的选定区域QB1中的另一些立体结构示意图；

图19示出了图13所示的选定区域QB2中的立体结构示意图；

图20为本申请实施例提供的半导体器件的制备方法的另一些流程图；

图21为本申请又一种实施例提供的半导体器件的局部俯视结构示意图；

图22为图21所示的半导体器件中沿AA’切线方向上的剖视结构示意图；

图23为图21所示的半导体器件中沿BB’切线方向上的剖视结构示意图；

图24为图21所示的半导体器件中沿VV’切线方向上的剖视结构示意图；

图25为图21所示的选定区域QB3中的立体结构示意图；

图26为本申请实施例提供的半导体器件的制备方法的又一些流程图；

图27为本申请又一种实施例提供的半导体器件的局部俯视结构示意图；

图28为图27所示的半导体器件中沿AA’切线方向上的剖视结构示意图；

图29为图27所示的半导体器件中沿BB’切线方向上的剖视结构示意图；

图30为图27所示的半导体器件中沿VV’切线方向上的剖视结构示意图；

图31为本申请又一种实施例提供的半导体器件的局部俯视结构示意图；

图32为图31所示的半导体器件中沿BB’切线方向上的剖视结构示意图；

图33为本申请又一种实施例提供的半导体器件的立体结构示意图；

图34为本申请又一种实施例提供的半导体器件的俯视结构示意图；

图35为本申请又一种实施例提供的半导体器件的俯视结构示意图。

附图标记：

010-电动汽车；012-蓄电池；013-负载；0100-电子设备；011/0110-功率转换电路；0120-负载模块；0200-电源；0111-DC-DC转换器；

GK1/GK2-沟槽结构；02/021/022/023-接触孔；1-漏极；2-半导体衬底；100-漂移层；3-第一N型半导体区；4/4a/4b/4c-第一P型半导体区；5-第二P型半导体区；6-栅介质层；7-栅极；8-源区；91-第三P型半导体区；92-第四P型半导体区；93/93a/93b/93c-第五P型半导体区；10-层间介质层；11-源极；12-第一屏蔽沟槽；14-第二N型半导体区；15-填充材料；101/101a/101b-第一沟槽；102-第二沟槽；01a-第一边缘；01b-第二边缘；F1-第一方向；F2-第二方向；F3-第三方向；F4-第四方向；F5-第五方向；C-沟槽间距；D1/D2-沟槽长度；E1/E2-沟槽宽度；F-接触宽度；SK-P型半导体结构；S1-第一侧壁；S2-第二侧壁；S3-第三侧壁；S4-第四侧壁；S5-第五侧壁；S6-第六侧壁；DS0-设定厚度，hd1/hd2/hd3-距离；8a-第一部分区域；8b-第二部分区域；8c-第三部分区域；8d0/8d1/8d2/8d3/8d4-第四部分区域。

具体实施方式

为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。方法实施例中的具体操作方法也可以应用于装置实施例或系统实施例中。需要说明的是，在本申请的描述中“至少一个”是指一个或多个，其中，多个是指两个或两个以上。鉴于此，本申请实施例中也可以将“多个”理解为“至少两个”。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，字符“/”，如无特殊说明，一般表示前后关联对象是一种“或”的关系。另外，需要理解的是，在本申请的描述中，“第一”、“第二”等词汇，仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。

需要指出的是，本申请实施例中“连接”指的是电连接，两个电学元件连接可以是两个电学元件之间的直接或间接连接。例如，A与B连接，既可以是A与B直接连接，也可以是A与B之间通过一个或多个其它电学元件间接连接，例如A与B连接，也可以是A与C直接连接，C与B直接连接，A与B之间通过C实现了连接。

并且，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本申请更全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的结构，因而将省略对它们的重复描述。本申请中所描述的表达位置与方向的词，均是以附图为例进行的说明，但根据需要也可以做出改变，所做改变均包含在本申请保护范围内。本申请的附图仅用于示意相对位置关系不代表真实比例。

需要说明的是，在以下描述中阐述了具体细节以便于充分理解本申请。但是本申请能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广。因此本申请不受下面公开的具体实施方式的限制。说明书后续描述为实施本申请的较佳实施方式，然而描述是以说明本申请的一般原则为目的，并非用以限定本申请的范围。

为了方便理解本申请实施例提供的半导体器件、制备方法、功率转换电路及车辆，下面首先介绍一下其应用场景。

本申请实施例提供的半导体器件可以应用在车辆(例如电动汽车)中，例如可以应用于车载微控制单元(micro controller unit，MCU)、车载电池充电器(on-board batterycharger，OBC)等。应注意的是，本申请实施例提出的半导体器件，旨在包括但不限于应用在这些和任意其它适合类型的器件中。下面以车辆为电动汽车为例进行说明。

图2a为本申请实施例提供的电动汽车的结构示意图。参照图2a，电动汽车010中可以包括功率转换电路011和蓄电池012。

在一种可能的实现方式中，该功率转换电路011可以包括交流(AlternatingCurrent，AC)-直流(Direct Current，DC)转换电路和DC-DC转换电路，功率转换电路011也可以称为逆变器。示例性地，在电动汽车充电时，电动汽车010可以与三相电网连接，接收三相电网提供的三相交流电。通过控制功率转换电路011中的AC-DC转换电路的功率开关管工作，可使AC-DC转换电路将三相交流电转换为直流电，并且通过控制功率转换电路011中的DC-DC转换电路的功率开关管工作，可使DC-DC转换电路对AC-DC转换电路输出的直流电进行调压，从而为蓄电池012提供电压适配的直流电，进而使蓄电池012可以存储该直流电，实现充电的功能。

在另一种可能的实现方式中，功率转换电路011还可以是DC-DC转换电路，电动汽车010还可以包括负载013，该负载013可以是电动汽车010的车载设备、动力系统等等。示例性地，通过控制功率转换电路011的DC-DC转换电路的功率开关管工作，可使功率转换电路011将蓄电池输出的直流电进行调压后输出给负载013，从而为负载013提供电压适配的直流电。

本申请实施例提供的半导体器件，为沟槽栅结构的MOSFET，可以提高导通沟道密度，同时也不会提高JFET区电阻，从而使导通总电阻降低，进而提升器件性能，降低器件损耗。示例性地，本申请实施例提供的半导体器件可以应用到车辆的功率转换电路011中，作为AC-DC转换器和/或DC-DC转换器中的功率开关管。由于本申请实施例提供的半导体器件的器件性能较好，在该半导体器件应用于AC-DC转换器和/或DC-DC转换器中时，可以提高AC-DC转换器和/或DC-DC转换器的性能以及降低驱动损耗，从而提高整个电路的性能以及降低驱动损耗。

本申请实施例提供的半导体器件也可以被广泛应用在各种电子设备中，例如可以应用于具有逻辑器件或存储器件等的电子设备中。示例性地，该电子设备可以为智能手机、智能电视、笔记本电脑、掌上电脑(personal digital assistant，PDA)、具备无线通讯功能的可穿戴设备(如智能手表、智能眼镜、智能手环)等。应注意的是，本申请实施例提出的半导体器件，旨在包括但不限于应用在这些和任意其它适合类型的电子设备中。

图2b为本申请实施例提供的电子设备的结构示意图。参照图2b，本申请实施例提供的电子设备0100包括功率转换电路0110及负载模块0120，功率转换电路0110与负载模块0120电性连接。示例性地，电子设备0100可以是任何用电设备。例如，智能手机、智能电视、笔记本电脑、掌上电脑(personal digital assistant，PDA)、具备无线通讯功能的可穿戴设备(如智能手表、智能眼镜、智能手环)、车载微控制单元(micro controller unit，MCU)、车载电池充电器(on-board battery charger，OBC)等。应注意的是，本申请对电子设备的具体类型不作任何限定。

在一些实施例中，功率转换电路0110可以为DC-DC功率转换电路，用于将直流电进行升压或降压变化处理后输出直流电，以为负载模块0120供电。例如，功率转换电路0110可将电源0200输出的直流电(例如48V)变换为用于所有类型负载模块0120的直流电，并输出至负载模块0120，以供负载模块0120工作。本申请对电源0200及负载模块0120不作任何限制，电源0200可以是任何能输出直流电的设备或元件，例如，电源0200可以是电池(例如蓄电池)，则功率转换电路0110可以接收电池提供的电池电压，并将电池电压转换为负载模块0120的工作电压后，输出给负载模块0120。负载模块0120可以是任何使用直流电的功能模块，例如负载模块0120可以是处理器、芯片等。

参照图2a，功率转换电路0110包括DC-DC转换器0111。具体工作时，DC-DC转换器0111中的MOSFET工作在一定的开关频率下，使DC-DC转换器0111将电源0200的直流电，进行升压或降压变化处理后，输出为负载模块0120提供工作电压的直流电。示例性地，DC-DC转换器例如为：Buck(降压式)转换器、Boost(升压式)转换器、半桥转换器、全桥转换器和电感-电感-电容(inductor-inductor-capacitor，LLC)谐振转换器等。

本申请实施例提供的半导体器件，为沟槽栅结构的MOSFET，可以提高导通沟道密度，同时也不会提高JFET区电阻，从而使导通总电阻降低，进而提升器件性能，降低器件损耗。示例性地，本申请实施例提供的半导体器件可以应用到DC-DC转换器0111中，作为DC-DC转换器0111中的MOSFET。由于本申请实施例提供的半导体器件的器件性能较好，在该半导体器件应用于DC-DC转换器0111中的MOSFET中时，可以提高DC-DC转换器0111的性能以及降低驱动损耗，从而提高整个电子设备的性能以及降低驱动损耗。

需要说明的是，上述场景描述仅是举例说明本申请的半导体器件的一些可实现的应用方式。本申请对本申请实施例提供的半导体器件的具体应用的场景不作限定，可以根据实际应用的需求进行确定。

在本申请提供的一些实施例中，半导体衬底2和漂移层100的材料为SiC。则本申请实施例提供的半导体器件为SiC MOSFET。

需要明说的是，在本申请中，在前缀有N或P的层和区域中，分别表示电子或者空穴为多数载流子。此外，标记于N或P的“+”表示掺杂浓度比未标记+的层或区域的掺杂浓度高，且“+”的数量越多，表示掺杂浓度越高。且包含有相同数量“+”的N或P表示为相近的掺杂浓度并不限于掺杂浓度相同。以及，标记于N或P的“-”表示掺杂浓度比未标记-的层或区域的掺杂浓度低，且“-”的数量越多，表示掺杂浓度越低。包含有相同数量“-”的N或P表示为相近的掺杂浓度并不限于掺杂浓度相同。

另外还需要说明的是，本申请中两个区的掺杂浓度的比较仅是指该两个区所掺杂的杂质的浓度大小的比较，对杂质的成分，用于掺杂该杂质的衬底不作限定，即杂质的成分可以相同，也可以不相同；用于掺杂该杂质的衬底的材料可以相同，也可以不相同。

图3示出了本申请一种实施例提供的半导体器件的局部俯视结构示意图，图4示出了图3中沿AA’切线方向上的剖视结构示意图，图5示出了图3中沿BB’切线方向上的剖视结构示意图，图6示出了图3中沿VV’切线方向上的剖视结构示意图，图7示出了图3所示的选定区域QB0中的立体结构示意图，图8示出了图7所示的半导体器件中未设置源极时的立体结构示意图，图9示出了图7所示的半导体器件中未设置层间介质层和源极时的立体结构示意图。图10示出了图3所示的半导体器件的接触孔的局部俯视结构示意图。本申请中的半导体器件可以具有一个或多个沟槽结构，图3至图6中仅是以半导体器件具有两个沟槽结构为例进行示意。

参照图3至图9，本申请实施例提供的半导体器件包括：N型的半导体衬底2、设置于半导体衬底2上的漂移层100、设置于漂移层100内的两个沟槽结构GK1和GK2、栅介质层6、栅极7、层间介质层10、源极11以及漏极1。其中，漂移层100包括：第一N型半导体区3、第一P型半导体区4(如4a、4b、4c)、第二P型半导体区5以及源区8，第一N型半导体区3、第二P型半导体区5以及源区8依次在半导体衬底2上叠层设置，即第二P型半导体区5设置于第一N型半导体区3与源区8之间。即第一N型半导体区3与半导体衬底2接触，源区8设置于漂移层100的顶部的区域中。并且，该第一P型半导体区4(如4a、4b、4c)沿垂直于半导体衬底2所在平面的第三方向F3上，由漂移层100的顶部延伸至第二P型半导体区5中，则第一P型半导体区4a、4b、4c与第二P型半导体区5相互接触。

在本申请中，半导体衬底2可以为掺杂有五价元素的碳化硅衬底。漂移层100可以采用外延生长掺杂有相应杂质的SiC材料形成。例如，第一N型半导体区3是采用外延生长形成的漂移层100的部分区域。源区8为N型半导体区，且源区8可以是采用离子注入工艺，通过对漂移层100进行N型杂质掺杂形成的。

示例性地，在本申请中，N型半导体区中掺杂的主要是N型杂质，例如氮(N)、磷(P)或砷(As)等。

示例性地，在本申请中，半导体衬底2的掺杂浓度大于第一N型半导体区3的掺杂浓度，源区8的掺杂浓度也大于第一N型半导体区3的掺杂浓度。可选地，半导体衬底2的掺杂浓度与源区8的掺杂浓度相近或相同。当然，半导体衬底2的掺杂浓度与源区8的掺杂浓度也可以不同，例如，半导体衬底2的掺杂浓度大于或小于源区8的掺杂浓度，在此不作限定。

在本申请中，第二P型半导体区5也可以是采用外延生长掺杂有P型杂质的SiC材料，即第二P型半导体区5也可以作为外延生长形成的漂移层100的部分区域。或者，第二P型半导体区5也可以是采用离子注入工艺，通过对漂移层100进行P型杂质掺杂形成的。本申请对第二P型半导体区5的形成过程不作限定。

示例性地，在本申请中，P型半导体区中掺杂的主要是P型杂质，例如硼(B)、铝(Al)或镓(Ga)等。

继续参照图3与图9，在本申请中，每一个沟槽结构(如GK1、GK2)包括多个第一沟槽101和多个第二沟槽102，其中，同一沟槽结构(如GK1、GK2)中，该多个第一沟槽101沿平行于半导体衬底2所在平面的第一方向F1延伸，且该多个第一沟槽101沿平行于半导体衬底2所在平面的第二方向F2排列。该多个第二沟槽102沿第二方向F2延伸，并沿第二方向F2错位排列。以及该多个第一沟槽101和多个第二沟槽102沿第三方向F3延伸至第一N型半导体区3中。以及，相邻两个第一沟槽101之间设置有第二沟槽102，且多个第二沟槽102与多个第一沟槽101相互导通。即在漂移层100中制作了紧密排列的沟槽阵列。

示例性地，继续参照图3与图9，在本申请中，在沟槽结构GK1中，相邻的两个第一沟槽101之间设置有一个第二沟槽102，且第二沟槽102设置于第一沟槽101的侧壁处。并且，在沟槽结构GK2中，相邻的两个第一沟槽101之间也设置有一个第二沟槽102，且第二沟槽102设置于第一沟槽101的侧壁处。

示例性地，继续参照图3至图9，在本申请中，多个第一沟槽101中的每一个第一沟槽101在第一方向F1上具有相对设置的第一侧壁S1和第二侧壁S2。其中，在沟槽结构GK1中，多个第二沟槽102中的第一部分第二沟槽102设置于第一沟槽101的第一侧壁S1处，第二部分第二沟槽102设置于第一沟槽101的第二侧壁S2处，且第一部分第二沟槽102和第二部分第二沟槽102沿第二方向F2交替排布。并且，在沟槽结构GK2中，多个第二沟槽102中的第一部分第二沟槽102设置于第一沟槽101的第一侧壁S1处，第二部分第二沟槽102设置于第一沟槽101的第二侧壁S2处，且第一部分第二沟槽102和第二部分第二沟槽102沿第二方向F2交替排布。

示例性地，继续参照图3与图9，在本申请中，第二沟槽102沿第一方向F1上的侧壁在半导体衬底2的正投影的边缘为直线形。例如，第二沟槽102在第一方向F1上具有相对的第三侧壁S3和第四侧壁S4，第二沟槽102的第三侧壁S3在半导体衬底2的正投影可以为直线形，第二沟槽102的第四侧壁S4在半导体衬底2的正投影也可以为直线形。可选地，第二沟槽102的第三侧壁S3可以为第二沟槽102的侧壁中距离接触孔较近的侧壁，第二沟槽102的第四侧壁S4可以为第二沟槽102的侧壁中距离接触孔较远的侧壁。

或者，示例性地，在本申请中，第二沟槽沿第一方向上的侧壁在半导体衬底的正投影的边缘为折线形或弧形。第二沟槽在第一方向上具有相对的第三侧壁和第四侧壁，第二沟槽的第三侧壁在半导体衬底的正投影可以为直线形，第二沟槽的第四侧壁在半导体衬底的正投影也可以为折线形或弧形。可选地，第二沟槽的第三侧壁可以为第二沟槽的侧壁中距离接触孔较近的侧壁，第二沟槽的第四侧壁可以为第二沟槽的侧壁中距离接触孔较远的侧壁。

当然，在实际应用中，第二沟槽在第一方向上的侧壁在半导体衬底的正投影也可以设置为其他形状，本申请对此不作限定。

继续参照图3，第一沟槽101在第二方向F2上具有沟槽宽度E1。本申请对沟槽宽度E1不作限定，例如，沟槽宽度E1不大于1um。可选地，沟槽宽度E1大约为：0.9um、0.8um、0.5um、0.3um中的一个。

继续参照图3，第一沟槽101在第一方向F1上具有沟槽长度D1。本申请对沟槽长度D1不作限定，例如，沟槽长度D1不大于10um。可选地，沟槽长度D1不大于5um。例如，沟槽长度D1大约为：0.5um、1um、2um、3um、4um、5um中的一个。

假设不同侧面的电子迁移率一致的情况下，简单估算表明：本申请中的SiCMOSFET的结构，与现有技术中SiC MOSFET沟槽结构与接触孔相互平行的结构相比，通流密度的比率大约为1.25*(2D1+1)/(D1+2)。其中D1≤5um。通过仿真结果表明，当D1大约为3um时，本申请中的SiC MOSFET的栅极的布局结构，起到的效果几乎是现有技术中的SiCMOSFET结构的1.75倍。当D1大约为4um时，本申请中的SiC MOSFET的栅极的布局结构，起到的效果几乎是现有技术中的SiC MOSFET结构的1.88倍。

继续参照图3，第二沟槽102在第二方向F2上具有沟槽宽度E2。本申请对沟槽宽度E2不作限定。示例性地，沟槽宽度E2可大致设置为沟槽间距C。例如，沟槽宽度E2不大于1um。可选地，沟槽宽度E2的范围为50nm～0.5um。例如，沟槽宽度E2可以大约为50nm、0.1um、0.2um、0.3um、0.4um、0.5um中的一个。

继续参照图3，第二沟槽102在第一方向F1上具有沟槽长度D2。本申请对沟槽长度D2不作限定，例如，沟槽长度D2不大于1um。可选地，沟槽长度D2大约为：0.9um、0.8um、0.5um、0.3um中的一个。

示例性地，继续参照图3与图9，在本申请中，第二沟槽102在第一方向F1上的沟槽长度D2与第一沟槽101在第二方向F2上的沟槽宽度E1相同。当然，也可以使第二沟槽102在第一方向F1上的沟槽长度D2大于或小于第一沟槽101在第二方向F2上的沟槽宽度E1，在此不作限定。

参照图3，同一沟槽结构(如GK1、GK2)中，相邻两个第一沟槽在第二方向F2上具有沟槽间距C。本申请对沟槽间距C的具体数值不作限定，例如，沟槽间距C不大于1um。可选地，沟槽间距C的范围为50nm～0.5um。例如，沟槽间距C可以大约为50nm、0.1um、0.2um、0.3um、0.4um、0.5um中的一个。需要说明的是，沟槽间距C小于100nm时，本申请提供的半导体器件将形成鳍式场效应晶体管(Fin Field-Effect Transistor，Fin FET)效应，可显著提高载流子沟道迁移率，进一步降低器件导通总电阻。

继续参照图3至图9，在本申请中，栅极7隔着栅介质层6填充设置于该多个第二沟槽102和多个第一沟槽101中，以使栅极7嵌入在SiC材料的漂移层100内部。则本申请实施例提供的半导体器件形成为沟槽栅结构的SiC MOSFET。

示例性地，在本申请中，栅极7设置于沟槽结构的第二沟槽102和第一沟槽101中，相当于栅极7沿沟槽结构曲折延伸。即在整体上，相当于栅极7沿第二方向F2曲折延伸。

本申请对栅极7的材料不作限定，例如，栅极7的材料可以是多晶硅材料，也可以是金属(例如W、Al、Ti、Cu、Mo或Pt)等其它具有良好导电特性的材料。

继续参照图3至图10，层间介质层10覆盖于栅极7远离半导体衬底2一侧，即层间介质层10覆盖于整个半导体衬底2具有栅极7的一侧上。源极11设置于层间介质层10远离半导体衬底2一侧，即源极11覆盖于整个层间介质层10上。漏极1设置于半导体衬底2远离漂移层100的一侧，即漏极1覆盖于半导体衬底2未设置有漂移层100的一侧上。其中，层间介质层10覆盖了栅极7以及源区8的第一部分区域8a，暴露出了第一P型半导体区4和源区8的第二部分区域8b。源极11可以覆盖在整个层间介质层10上，以及覆盖在第一P型半导体区4和源区8的第二部分区域8b上，即源极11与层间介质层10、第一P型半导体区4和源区8的第二部分区域8b的上表面直接接触。即相当于在层间介质层10中设置沿第二方向Y延伸的接触孔02，并使接触孔02暴露出源区8的第二部分区域8b，从而使源极11能够通过接触孔02与源区8接触，实现源极11与源区8连接的效果。从而在栅极7控制沟道导通时，源极11与漏极1之间即可传输信号。

在实际应用中，源极11与漏极1之间需要传输信号，则可在层间介质层10中设置沿第二方向F2延伸的接触孔02。为了避免源极11与栅极7接触，可使接触孔02在半导体衬底2的正投影与栅极7在半导体衬底2的正投影互不交叠，即在第三方向F3上，设置的接触孔02与栅极7互不交叠。并使接触孔02暴露出源区8的部分区域，从而使源极11能够通过接触孔02与源区8接触，实现源极11与源区8连接的效果。从而在栅极7控制沟道导通时，源极11与漏极1之间即可传输信号。

本申请对形成层间介质层10的材料不作限定，例如，形成层间介质层10的材料可以是介电材料，该介电材料包括但不限于二氧化硅(SiO2)、氮氧化硅(SiNO)、碳氧化硅(SiCO)、氮化硅(SiNx)等。

本申请对形成源极11和漏极1的材料不作限定，例如，形成源极11和漏极1的材料可以为金属材料。示例性地，该金属材料可以包括W、Al、Ti、Cu、Mo或Pt。

继续参照图3、图7至图9，第一方向F1、第二方向F2以及第三方向F3相互交叉设置。例如，第一方向F1、第二方向F2以及第三方向F3相互垂直设置。

本申请实施例提供的半导体器件，在漂移层中制作紧密排列的沟槽阵列，并在第一沟槽和第二沟槽中设置栅极，且第二P型半导体区中与栅介质层交界的区域为沟道。并且，层间介质层中设置的接触孔的延伸方向为第二方向，第一栅极的延伸方向为第一方向，则接触孔的延伸方向与第一栅极的延伸方向相互垂直，即将接触孔放置在垂直于第一栅极的方向上，进而相比现有技术中栅极沟槽与接触孔相互平行的设置方式，本申请实施例提供的半导体器件，降低了接触孔对相邻第一沟槽在第二方向上的沟槽间距C的限制，能够使第一沟槽制备的更加紧密，即栅极也会更加紧密。这样有利于缩小第一沟槽间的沟槽间距，从而将元胞小型化，提升元胞密度和器件的通流能力。因此，本申请实施例提供的半导体器件的栅极沟槽阵列密度，可远高于现有技术中的器件结构的栅极沟槽阵列密度，因而提高了沟槽栅结构的SiC MOSFET的沟道密度，明显降低了器件单位面积的导通总电阻，提升了通流能力和器件性能，降低器件损耗。

参照图10，在本申请一些实施例中，沟槽结构设置为一个或多个，接触孔设置为两个或多个。并且，相邻的两个接触孔之间设置一个沟槽结构。这样可以使信号流通较均匀。示例性地，可将半导体器件中的沟槽结构设置为多个，则接触孔也设置了多个，该多个沟槽结构沿第一方向F1排列，且多个接触孔也沿第一方向F1排列。例如，以两个沟槽结构为例，参照图3与图10，这两个沟槽结构分别为GK1和GK2，且沟槽结构GK1和GK2沿第一方向F1排列。并且，接触孔02设置为三个，这三个接触孔02分别为021、022、023，且接触孔021、022、023也沿第一方向F1排列。接触孔021和022之间设置有沟槽结构GK1，接触孔022和023之间设置有沟槽结构GK2。或者，沟槽结构设置为一个，例如沟槽结构GK1。并且，接触孔02设置为两个，例如这两个接触孔02分别为021、022。接触孔021和022之间设置有沟槽结构GK1。

在本申请一些实施例中，可以使不同沟槽结构中的第二沟槽102的数量相同，第一沟槽101的数量相同。这样可以将沟槽结构进行均匀分布。图3与图10示出的沟槽结构GK1和GK2中设置的第二沟槽102和第一沟槽101的数量仅是为了进行解释说明，并不是实际制备出的半导体器件中的第二沟槽102和第一沟槽101的数量。在实际应用中，沟槽结构中的第二沟槽102和第一沟槽101的具体数量，可以根据实际应用的需求进行确定，本申请对此不作限定。

在本申请一些实施例中，也可以使部分沟槽结构中的第二沟槽的数量相同，第一沟槽的数量相同，其余部分沟槽结构中的第二沟槽的数量不同，第一沟槽的数量不同。或者，也可以使不同沟槽结构中的第二沟槽的数量不同，第一沟槽的数量不同。在实际应用中，沟槽结构中的第二沟槽和第一沟槽的具体数量，可以根据实际应用的需求进行确定，本申请对此不作限定。

在本申请一些实施例中，在第二方向F2上，将沟槽结构具有相对设置的第一边缘和第二边缘，接触孔由第一边缘沿第二方向F2延伸至第二边缘。示例性地，参照图3与图10，以沟槽结构GK2为例，在第二方向F2上，接触孔02由第一边缘01a沿第二方向F2延伸至第二边缘01b。也就是说，接触孔02是连续的开口，并且不同沟槽结构中的第二沟槽102并未相互贯通。

参照图10，在第一方向X上，接触孔02具有接触宽度F，可以使沟槽间距C不大于接触宽度F。当然，也可以使沟槽间距C大于接触宽度F。在实际应用中，沟槽间距C与接触宽度F可以根据实际应用的环境需求进行确定，在此不作限定。

参照图3，沟槽结构(如GK1、GK2)中的第一沟槽101和第二沟槽102与对应的第一P型半导体区之间具有源极的第四部分区域。即，沟槽结构(如GK1、GK2)中的第一沟槽101和第二沟槽102在半导体衬底的正投影与对应的第一P型半导体区在半导体衬底的正投影之间具有源极的第四部分区域(如8d1、8d2、8d3、8d4)在半导体衬底的正投影。

图11示出了本申请实施例提供的半导体器件的制备方法的一些流程图。参照图11，以制备图7所示的结构为例，在该制备方法中，可以包括以下步骤：

S10、在N型的半导体衬底上外延生长漂移层，并在漂移层中形成依次在半导体衬底上叠层设置的第一N型半导体区、第二P型半导体区以及源区，以及设置在漂移层两个侧面的第一P型半导体区。其中，第二P型半导体区设置于第一N型半导体区与源区之间，第一P型半导体区沿垂直于半导体衬底所在平面的第三方向F3上，由漂移层的顶部延伸至第二P型半导体区中。

在一些示例中，步骤S10，可以包括：

首先，采用外延工艺，在N型的半导体衬底2上外延生长漂移层100。

例如，参照图12a，采用外延工艺，在N型的SiC半导体衬底2上，外延生长掺杂有N型杂质的SiC材料，形成达到设定厚度DS0的漂移层100。

本申请对设定厚度DS0的具体数值不作限定。在实际应用中，可以根据实际应用环境的需求，确定设定厚度DS0的具体数值。

之后，采用离子注入工艺，在漂移层100的部分区域中进行离子注入，形成第一P型半导体区4(如4a、4b)、第二P型半导体区5以及源区8，漂移层100中未进行离子注入的区域形成第一N型半导体区3，并使形成的第二P型半导体区5设置于第一N型半导体区3与源区8之间。

例如，参照图12b，首先，采用离子注入工艺，在漂移层100的表面进行P型杂质掺杂，形成第二P型半导体区5。之后，在漂移层100上形成第一掩膜层(该第一掩膜层可以是采用二氧化硅，或者多晶硅层、或者氮化硅形成的掩膜)，采用干法刻蚀工艺或者湿法刻蚀工艺中合适的刻蚀工艺刻蚀第一掩膜层，形成第一掩膜开口，通过第一掩膜开口将需要形成源区的漂移层100中对应的区域暴露出来，而通过保留的第一掩膜层将漂移层100的其余区域遮盖上。之后，采用离子注入工艺，在漂移层100的表面进行N型杂质掺杂，形成源区8。之后，去除第一掩膜层。之后，在漂移层100上形成第二掩膜层(该第二掩膜层可以是采用二氧化硅，或者多晶硅层、或者氮化硅形成的掩膜)，采用干法刻蚀工艺或者湿法刻蚀工艺中合适的刻蚀工艺刻蚀第二掩膜层，形成第二掩膜开口，通过第二掩膜开口将需要形成第一P型半导体区4(如4a、4b)的漂移层100中对应的区域暴露出来，而通过保留的第二掩膜层将漂移层100的其余区域遮盖上。之后，采用离子注入工艺，在漂移层100的表面进行P型杂质掺杂，形成第一P型半导体区4(如4a、4b)。之后，去除第二掩膜层。

在另一些示例中，步骤S10，也可以包括：

首先，采用外延工艺，在N型的半导体衬底上外延生长第一设定厚度的漂移层。

例如，采用外延工艺，在N型的SiC半导体衬底上，外延生长掺杂有N型杂质的SiC材料，形成达到第一设定厚度的漂移层。

本申请对第一设定厚度的具体数值不作限定。在实际应用中，可以根据实际应用环境的需求，确定第一设定厚度的具体数值。

之后，采用外延工艺，在第一设定厚度的漂移层上外延生长第二设定厚度的第二P型半导体区。

例如，采用外延工艺，在漂移层上，外延生长掺杂有P型杂质的SiC材料，形成达到第二设定厚度的第二P型半导体区。

本申请对第二设定厚度的具体数值不作限定。在实际应用中，可以根据实际应用环境的需求，确定第二设定厚度的具体数值。

之后，采用外延工艺，在第二P型半导体区上继续外延生长，直至形成达到第三设定厚度的漂移层。

例如，采用外延工艺，在第二P型半导体区上，继续外延生长掺杂有N型杂质的SiC材料，形成达到第三设定厚度的漂移层。

本申请对第三设定厚度的具体数值不作限定。在实际应用中，可以根据实际应用环境的需求，确定第三设定厚度的具体数值。

之后，采用离子注入工艺，在漂移层的部分区域中进行离子注入，形成第一P型半导体区和源区，漂移层中未进行离子注入的区域形成第一N型半导体区，并使形成的第二P型半导体区设置于第一N型半导体区与源区之间。

例如，首先，在漂移层上形成第一掩膜层(该第一掩膜层可以是采用二氧化硅，或者多晶硅层、或者氮化硅形成的掩膜)，采用干法刻蚀工艺或者湿法刻蚀工艺中合适的刻蚀工艺刻蚀第一掩膜层，形成第一掩膜开口，通过第一掩膜开口将需要形成源区的漂移层中对应的区域暴露出来，而通过保留的第一掩膜层将漂移层的其余区域遮盖上。之后，采用离子注入工艺，在漂移层的表面进行N型杂质掺杂，形成源区。之后，去除第一掩膜层。之后，在漂移层上形成第二掩膜层(该第二掩膜层可以是采用二氧化硅，或者多晶硅层、或者氮化硅形成的掩膜)，采用干法刻蚀工艺或者湿法刻蚀工艺中合适的刻蚀工艺刻蚀第二掩膜层，形成第二掩膜开口，通过第二掩膜开口将需要形成第一P型半导体区的漂移层中对应的区域暴露出来，而通过保留的第二掩膜层将漂移层的其余区域遮盖上。之后，采用离子注入工艺，在漂移层的表面进行P型杂质掺杂，形成第一P型半导体区。之后，去除第二掩膜层。

S20、刻蚀漂移层，在漂移层中形成沟槽结构。其中，沟槽结构包括多个第一沟槽和多个第二沟槽，多个第一沟槽沿平行于半导体衬底所在平面的第二方向排列，多个第二沟槽沿第二方向延伸，多个第二沟槽和多个第一沟槽沿第三方向由漂移层的顶部延伸至第一N型半导体区中，相邻两个第一沟槽之间设置有第二沟槽，且多个第二沟槽与多个第一沟槽相互导通。

在一些示例中，步骤S20，可以包括：参照图12c，在漂移层100上形成第三掩膜层(该第三掩膜层可以是采用二氧化硅，或者多晶硅层、或者氮化硅形成的掩膜)，采用干法刻蚀工艺或者湿法刻蚀工艺中合适的刻蚀工艺刻蚀第三掩膜层，形成第三掩膜开口，通过第三掩膜开口将需要形成沟槽结构的漂移层100中对应的区域暴露出来，而通过保留的第三掩膜层将漂移层100的其余区域遮盖上。之后，采用干法刻蚀工艺或湿法刻蚀工艺，刻蚀通过第二掩膜开口暴露出的漂移层100，直至刻蚀至第一N型半导体区3中，以在漂移层100中形成沟槽结构中的第一沟槽101和第二沟槽102。之后，去除第三掩膜层。

S30、在沟槽结构中形成栅介质层。

在一些示例中，步骤S30，可以包括：参照图12d，采用氧化工艺，对整个漂移层100进行氧化处理，使漂移层100的表面形成栅介质层6。其中，每一个第一沟槽和每一个第二沟槽102的表面形成了栅介质层6，漂移层100背离半导体衬底2的一侧的表面也形成了栅介质层6(该处的栅介质层6只是在图12d中未示出)。

S40、在形成有栅介质层的沟槽结构中形成栅极。

在一些示例中，步骤S40，可以包括：首先，采用沉积工艺，在形成有栅极沟槽的漂移层100的整体上沉积多晶硅材料，并使该多晶硅材料填充每一个第一沟槽101和每一个第二沟槽102，且在采用多晶硅材料填充每一个第一沟槽101和每一个第二沟槽102后，漂移层100的整体上覆盖多晶硅材料膜层。之后，采用平坦化工艺，对多晶硅材料膜层进行平坦化处理，在暴露出漂移层100的顶部(如漂移层100的源区)时停止，保留设置于第一沟槽101和第二沟槽102中的多晶硅材料，去除其余多晶硅材料，形成栅极7，参照图12d。例如，通过化学机械抛光(Chemical Mechanical Polishing，CMP)工艺等平坦化工艺，对多晶硅材料膜层平坦化处理。

S50、在栅极上形成覆盖整个漂移层的层间介质层。

在一些示例中，步骤S50，可以包括：参照图12e，采用沉积工艺，在整个漂移层上沉积层间介质层10，并使层间介质层10覆盖整个漂移层。

S60、刻蚀层间介质层，使层间介质层暴露出第一P型半导体区和源区的第二部分区域，且层间介质层覆盖源区的第一部分区域以及完全覆盖栅极。

在一些示例中，步骤S60，可以包括：首先，在漂移层上形成第四掩膜层(该第四掩膜层可以是采用二氧化硅，或者多晶硅层、或者氮化硅形成的掩膜)，采用干法刻蚀工艺或者湿法刻蚀工艺中合适的刻蚀工艺刻蚀第四掩膜层，形成第四掩膜开口，通过保留的第四掩膜层将层间介质层中对应需要覆盖源区的第一部分区域以及完全覆盖栅极的区域(即不需要形成接触孔02的区域)遮盖上，通过第四掩膜开口将层间介质层中对应需要暴露出第一P型半导体区和源区的第二部分区域的区域(即形成接触孔02的区域)暴露出来。之后，采用干法刻蚀工艺或湿法刻蚀工艺，对层间介质层10中通过第四掩膜开口暴露出的区域进行刻蚀，形成接触孔02，以暴露出源区8的第二部分区域和第一P型半导体区4，参照图12f。

S70、在层间介质层远离半导体衬底一侧形成源极，使源极与第一P型半导体区和源区的第二部分区域接触，以及在半导体衬底远离漂移层的一侧形成漏极。

在一些示例中，步骤S70，可以包括：采用沉积工艺，在层间介质层10远离半导体衬底2一侧沉积金属材料，形成源极11，使源极11不仅与层间介质层10接触，还与第一P型半导体区和源区的第二部分区域接触。即并通过该金属材料填充接触孔，使源极11通过接触孔02中填充的金属材料与第一P型半导体区和源区8接触。并且，在形成源极11时，采用沉积工艺，在半导体衬底2远离漂移层100的一侧也沉积金属材料，形成漏极1，参照图12g。

在另一些示例中，步骤S70，也可以包括：采用沉积工艺，在层间介质层10远离半导体衬底2一侧沉积金属材料，形成源极11，使源极11不仅与层间介质层10接触，还与第一P型半导体区和源区的第二部分区域接触。即并通过该金属材料填充接触孔，使源极11通过接触孔02中填充的金属材料与第一P型半导体区和源区8接触。之后，采用沉积工艺，在半导体衬底2远离漂移层100的一侧沉积金属材料，形成漏极1，参照图12g。

图13示出了本申请另一种实施例提供的半导体器件的局部俯视结构示意图。图14示出了图13所示的半导体器件中沿AA’切线方向上的剖视结构示意图，图15示出了图13所示的半导体器件中沿BB’切线方向上的剖视结构示意图，图16示出了图13所示的半导体器件中沿CC’切线方向上的剖视结构示意图。图17示出了图13所示的半导体器件中沿VV’切线方向上的剖视结构示意图。图18a示出了图13所示的选定区域QB1中的一些立体结构示意图。图18b示出了图13所示的选定区域QB1中的另一些立体结构示意图。图19示出了图13所示的选定区域QB2中的立体结构示意图。

参照图13至图19，在本实施例中，半导体器件包括：N型的半导体衬底2、漂移层100、沟槽结构、栅介质层6、栅极7、层间介质层10、源极11以及漏极1。并且，漂移层100包括：第一N型半导体区3、第一P型半导体区4、第二P型半导体区5以及源区8。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。

本申请实施例提供的半导体器件为沟槽栅结构的SiC MOSFET器件，在沟槽栅结构的SiC MOSFET器件中，其沟槽栅结构的底部及拐角处的栅极介质层在器件工作时会承受极高的电场强度，是电场击穿的薄弱点，易造成器件长期工作可靠性失效，因而如何有效屏蔽栅极介质层免受高电场应力作用成为器件高鲁棒性/可靠性设计的关键。在本申请实施例中，参照图13至图19，漂移层100中还设置有第三P型半导体区91。该第三P型半导体区91设置于沟槽结构下方，且第三P型半导体区91与沟槽结构中的第一沟槽101和第二沟槽102的底部直接接触设置。并且本申请中，可将第三P型半导体区91与源极11导通。在SiC MOSFET器件工作时，源极11会加载电压，由于第三P型半导体区91与源极11导通连接，则源极11上加载的电压会输入到第三P型半导体区91中，使第三P型半导体区91也具有相应的电压，从而能够有效屏蔽沟槽结构中的第一沟槽101和第二沟槽102的底部的栅极介质层电场，进而提升器件工作的鲁棒性。

示例性地，参照图13至图19，每一个沟槽结构对应设置有第三P型半导体区91，并且不同沟槽结构对应的第三P型半导体区91之间具有间隔距离，即不同沟槽结构对应的第三P型半导体区91不相互接触。例如，沟槽结构GK1底部设置的第三P型半导体区91与沟槽结构GK2底部设置的第三P型半导体区91不相互接触。

示例性地，参照图13至图19，第三P型半导体区91在半导体衬底2的正投影覆盖沟槽结构的底部在半导体衬底2的正投影。例如，沟槽结构GK1底部设置的第三P型半导体区91在半导体衬底2的正投影覆盖沟槽结构GK1的每一个第一沟槽101和每一个第二沟槽102在半导体衬底2的正投影。这样可以进一步有效屏蔽第一沟槽101和第二沟槽102的底部的栅极介质层电场，进而提升器件工作的鲁棒性。

示例性地，第三P型半导体区在半导体衬底的正投影的边缘可以与对应的第一沟槽和第二沟槽的底部在半导体衬底的正投影的边缘重叠。或者，第三P型半导体区在半导体衬底的正投影的边缘设置于对应的第一沟槽和第二沟槽的底部在半导体衬底的正投影的边缘外围，进一步有效屏蔽第一沟槽和第二沟槽的底部的栅极介质层电场，进而提升器件工作的鲁棒性。

在实际工艺过程中，由于工艺条件的限制或其他因素，上述重叠关系并不能完全重叠，可能会有一些偏差，因此上述重叠关系只要大致满足上述条件即可，均属于本申请的保护范围。例如，上述重叠关系可以是在误差允许范围之内所允许的重叠关系。

在本申请一些示例中，第三P型半导体区是在沟槽结构形成后，在沟槽结构的底部采用自对准工艺和垂直离子注入工艺形成的，因此，在第三方向上，第三P型半导体区可以覆盖沟槽结构。并且，由于离子注入工艺过程中离子的扩散性，第三P型半导体区会向沟槽结构的底部外围扩散，即呈现出第三P型半导体区在半导体衬底上的正投影边缘设置于沟槽结构在半导体衬底上的正投影边缘的外围。

本申请对第三P型半导体区在第三方向上的厚度不作限定，例如，第三P型半导体区在第三方向上的厚度的范围可小于1um，例如，第三P型半导体区在第三方向上的厚度的范围可为0.3um～0.8um。

示例性地，本申请实施例提供的SiC MOSFET在应用到功率转换电路中时，其源极可接地，其漏极可连接其他元件，则SiC MOSFET的源极的电压为接地电压(0V)。由于第三P型半导体区与源极连接，则第三P型半导体区的电压也为接地电压，从而能够有效屏蔽沟槽结构的底部的栅极介质层电场，进而提升器件工作的鲁棒性。

示例性地，本申请实施例提供的SiC MOSFET在应用到功率转换电路中时，其源极也可连接其他元件，其漏极也连接其他元件，则SiC MOSFET的源极的电压为其他元件输入的信号的电压。由于第三P型半导体区与源极连接，则第三P型半导体区的电压也为该输入的信号的电压，从而能够有效屏蔽沟槽结构的底部的栅极介质层电场，进而提升器件工作的鲁棒性。

在本申请一些实施例中，参照图13至图18a，漂移层100还包括：第四P型半导体区92。其中，第四P型半导体区92设置于一个或多个第一沟槽101的第二侧壁S2处。或者，第四P型半导体区92设置于一个或多个第一沟槽101的第一侧壁S1处。或者，参照图18b，第四P型半导体区92设置于一个或多个第一沟槽101的第一侧壁S1和第二侧壁S2处。本申请中以第四P型半导体区92设置于第一沟槽101的第二侧壁S2处为例进行说明。

示例性地，第四P型半导体区92可以是采用离子注入工艺，通过对漂移层100进行掺杂形成的。并且，P型半导体区中掺杂的主要是P型杂质，例如硼(B)、铝(Al)或镓(Ga)等。

示例性地，第一P型半导体区4、第三P型半导体区91以及第四P型半导体区92的掺杂浓度大于第二P型半导体区5的掺杂浓度。可选地，第一P型半导体区4、第三P型半导体区91以及第四P型半导体区92的掺杂浓度可相同或相似。当然，也可以使第一P型半导体区4、第三P型半导体区91以及第四P型半导体区92的掺杂浓度至少两个不相同。需要说明的是，第一P型半导体区4、第三P型半导体区91以及第四P型半导体区92的掺杂浓度，可以根据实际应用环境的需求进行确定，在此不作限定。

本申请中，参照图16、图18a、图18b，第四P型半导体区92分别与第三P型半导体区91和第一P型半导体区4(如4a、4b)接触，即第四P型半导体区92、第三P型半导体区91以及第一P型半导体区4(如4a、4b)分别与源极11连接，以使源极11加载的电压可以通过第一P型半导体区4(如4a、4b)和第四P型半导体区92输入到第三P型半导体区91中，从而能够有效屏蔽沟槽结构的底部的栅极介质层电场，进而提升器件工作的鲁棒性。

示例性地，本申请中，同一沟槽结构中，多个第一沟槽划分为至少一个第一单元和至少一个第二单元，第一单元和第二单元分别具有至少一个第一沟槽。且第一单元和第二单元沿第二方向交替设置。以及，第一单元中的第一沟槽在第二方向上的沟槽宽度相同，第二单元中的第一沟槽在第二方向上的沟槽宽度相同，且第二单元中的第一沟槽在第二方向上的沟槽宽度大于第一单元中的第一沟槽在第二方向上的沟槽宽度。即每一个沟槽结构中设置了两种不同沟槽宽度的第一沟槽。以及，第四P型半导体区设置于每一个第二单元中的第一沟槽的第一侧壁和/或第二侧壁。例如，参照图13、图14、图16至图18b，以沟槽结构GK1为例，第一沟槽101a为第一单元中的第一沟槽，第一沟槽101b为第二单元中的第一沟槽，第一沟槽101b在第二方向F2上的沟槽宽度大于第一沟槽101a在第二方向F2上的沟槽宽度。这样通过在第一沟槽101b的第二侧壁S2上设置第四P型半导体区92，可以有效的使第三P型半导体区91通过第四P型半导体区92与第一P型半导体区4b与源极11连接。

示例性地，第二单元中的第一沟槽在第二方向上的沟槽宽度不小于第一单元中的第一沟槽在第二方向上的沟槽宽度的1.5倍。例如，第二单元中的第一沟槽在第二方向上的沟槽宽度大致等于第一单元中的第一沟槽在第二方向上的沟槽宽度的1.5倍。或者，第二单元中的第一沟槽在第二方向上的沟槽宽度大致等于第一单元中的第一沟槽在第二方向上的沟槽宽度的2倍。或者，第二单元中的第一沟槽在第二方向上的沟槽宽度大致等于第一单元中的第一沟槽在第二方向上的沟槽宽度的3倍。或者，第二单元中的第一沟槽在第二方向上的沟槽宽度大致等于第一单元中的第一沟槽在第二方向上的沟槽宽度的4倍。

示例性地，不同第一单元中的第一沟槽101的数量相同。或者，部分第一单元中的第一沟槽101的数量相同，其余部分第一单元中的第一沟槽101的数量不同。或者，不同第一单元中的第一沟槽101的数量不同，本申请对此不作限定。

示例性地，每一个第一单元中具有一个或多个第一沟槽。例如，每一个第一单元中具有多个第一沟槽。

示例性地，不同第二单元中的第一沟槽101的数量相同。或者，部分第二单元中的第一沟槽101的数量相同，其余部分第二单元中的第一沟槽101的数量不同。或者，不同第二单元中的第一沟槽101的数量不同，本申请对此不作限定。

示例性地，每一个第二单元中具有一个或多个第一沟槽。例如，每一个第二单元中具有一个第一沟槽。

示例性地，第四P型半导体区92设置于每一个第二单元中的第一沟槽101的第一侧壁S1和/或第二侧壁S2。例如，参照图16与图18a，第四P型半导体区92设置于每一个第二单元中的第一沟槽101的第二侧壁S2。或者，第四P型半导体区92设置于每一个第二单元中的第一沟槽101的第一侧壁S1。或者，参照图18b，第四P型半导体区92设置于每一个第二单元中的第一沟槽101的第一侧壁S1和第二侧壁S2。

以制备图18a所示的结构为例，对应的制备方法的流程图可以参照图20。其中，制备方法可以包括步骤S10～S20、S81、S82、S30～S70，S10～S20和S30～S70可以参照上述的制备方法的描述，在此不作赘述。

在本实施例中，步骤S81和S82设置于步骤S20之后，且设置于步骤S30之前。

在本实施例中，步骤S81为：采用自对准工艺和垂直离子注入工艺，在沟槽结构的每一个第一沟槽和每一个第二沟槽的底部形成第三P型半导体区。

示例性地，可以采用自对准工艺和垂直离子注入工艺，向沟槽结构的每一个第一沟槽101和每一个第二沟槽102的底部掺杂P型杂质，形成与沟槽结构的每一个第一沟槽101和每一个第二沟槽102底部图形一致的第三P型半导体区91。或者，可以采用自对准工艺和垂直离子注入工艺，向沟槽结构的每一个第一沟槽101和每一个第二沟槽102的底部掺杂P型杂质。之后，进行P型杂质掺杂后的半导体器件依次进行离子激活退火处理和清洁表面处理，形成第三P型半导体区91。

本申请对第三P型半导体区91的厚度(即在第三方向F3上的厚度)不作限定。在实际应用中，可以根据实际应用环境的需求，确定第三P型半导体区91的厚度的具体数值。

并且，第三掩膜层在第三方向F3上的厚度通常设置为100nm左右，则第三掩膜层在上述步骤S20中，可以暂时不去除，而是先保留着。在形成第三P型半导体区91时，可以通过保留的第三掩膜层对第一沟槽101和第二沟槽102的侧壁进行保护，避免垂直离子注入工艺中散射到第一沟槽101和第二沟槽102的侧壁的离子进入侧壁中。由于垂直离子注入工艺中直射沟槽底部的离子并不会被第三掩膜层阻挡，从而可以正常进入第一沟槽和第二沟槽底部，形成第三P型半导体区91。在形成第三P型半导体区91后，再去除第三掩膜层。

在本实施例中，步骤S82为：采用倾斜离子注入工艺，在至少一个第一沟槽沿第一方向上的至少一个侧壁处形成分别与第三P型半导体区和第一P型半导体区接触的第四P型半导体区。

示例性地，采用倾斜离子注入工艺，在第二单元中的每一个第二沟槽102的第二侧壁S2的表面进行P型杂质掺杂，形成分别与第三P型半导体区91和第一P型半导体区4接触的第四P型半导体区。或者，采用倾斜离子注入工艺，在第二单元中的每一个第二沟槽102的第二侧壁S2的表面进行P型杂质掺杂。之后，进行P型杂质掺杂后的半导体器件依次进行离子激活退火处理和清洁表面处理，形成分别与第三P型半导体区91和第一P型半导体区4接触的第四P型半导体区。

图21示出了本申请又一种实施例提供的半导体器件的局部俯视结构示意图。图22示出了图21所示的半导体器件中沿AA’切线方向上的剖视结构示意图，图23示出了图21所示的半导体器件中沿BB’切线方向上的剖视结构示意图，图24示出了图21所示的半导体器件中沿VV’切线方向上的剖视结构示意图。图25示出了图21所示的选定区域QB3中的立体结构示意图。

参照图21至图25，在本实施例中，半导体器件包括：N型的半导体衬底2、漂移层100、沟槽结构、栅介质层6、栅极7、层间介质层10、源极11以及漏极1。并且，漂移层100包括：第一N型半导体区3、第一P型半导体区4(如4a、4b、4c)、第二P型半导体区5以及源区8。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。

本申请实施例提供的半导体器件为沟槽栅结构的SiC MOSFET器件，在沟槽栅结构的SiC MOSFET器件中，其沟槽栅结构的底部及拐角处的栅极介质层在器件工作时会承受极高的电场强度，是电场击穿的薄弱点，易造成器件长期工作可靠性失效，因而如何有效屏蔽栅极介质层免受高电场应力作用成为器件高鲁棒性/可靠性设计的关键。在本申请实施例中，参照图21至图25，漂移层100中还设置有第五P型半导体区93(如93a、93b、93c)。其中，沟槽结构在第二方向F2上具有相对设置的第一侧和第二侧，且沟槽结构的第一侧和第二侧分别设置有第五P型半导体区93(如93a、93b、93c)。每一个第一P型半导体区4(如4a、4b、4c)下方分别设置有第五P型半导体区93(如93a、93b、93c)，且第五P型半导体区93(如93a、93b、93c)与第一P型半导体区4(如4a、4b、4c)接触设置，形成P型半导体结构GP。即相互接触设置的第五P型半导体区93(如93a、93b、93c)与第一P型半导体区4(如4a、4b、4c)相互接触，形成了一体结构的P型半导体结构SK。并且，第五P型半导体区93(如93a、93b、93c)沿第三方向F3延伸至第一N型半导体区3中，且第五P型半导体区93(如93a、93b、93c)的底部与漂移层100的顶部之间的距离hd1大于沟槽结构的底部与漂移层100的顶部之间的距离hd2。

也就是说，P型半导体结构SK在第三方向F3上的深度大于沟槽结构在第三方向F3上的深度。并且，源极11也能够通过接触孔02与第一P型半导体区4(如4a、4b、4c)接触，第一P型半导体区4(如4a、4b、4c)与第五P型半导体区93(如93a、93b、93c)接触，则源极11与第五P型半导体区93(如93a、93b、93c)也是导通的效果。即本申请中，可将源极11与第五P型半导体区93(如93a、93b、93c)导通，即源极11与P型半导体结构SK导通。在实际应用中，在SiCMOSFET器件工作时，源极11会加载电压，由于第五P型半导体区93(如93a、93b、93c)与源极11导通连接，则源极11上加载的电压会输入到第五P型半导体区93(如93a、93b、93c)中，使第五P型半导体区93(如93a、93b、93c)也具有相应的电压，使第五P型半导体区93(如93a、93b、93c)作为屏蔽结构，从而能够有效屏蔽沟槽结构的底部的栅极介质层电场，进而提升器件工作的鲁棒性。

参照图22、图23以及图25，在本申请中，第一P型半导体区在半导体衬底2的正投影位于设置在该第一P型半导体区正下方的第五P型半导体区93(如93a、93b、93c)在半导体衬底2的正投影内。

示例性地，本申请实施例提供的SiC MOSFET在应用到功率转换电路中时，其源极可接地，其漏极可连接其他元件，则SiC MOSFET的源极的电压为接地电压(0V)。由于第五P型半导体区与源极连接，则第五P型半导体区的电压也为接地电压，从而能够有效屏蔽沟槽结构的底部的栅极介质层电场，进而提升器件工作的鲁棒性。

示例性地，本申请实施例提供的SiC MOSFET在应用到功率转换电路中时，其源极也可连接其他元件，其漏极也连接其他元件，则SiC MOSFET的源极的电压为其他元件输入的信号的电压。由于第五P型半导体区与源极连接，则第五P型半导体区的电压也为该输入的信号的电压，从而能够有效屏蔽沟槽结构的底部的栅极介质层电场，进而提升器件工作的鲁棒性。

本申请对hd1和hd2的具体数值不作限定，仅需要满足hd1>hd2即可。示例性地，可以使1.5hd2≤hd1≤2.5hd2。例如，可以使hd1与2倍的hd2相似或相同，即P型半导体结构的深度大约为沟槽结构的深度的2倍且D1≤5um时，沟槽结构底部的栅介质层6电场可控制在3MV/cm以内，满足器件对可靠性的需求。

示例性地，参照图23与图25，在本申请中，多个第二沟槽102中的每一个第二沟槽102在第一方向F1上具有相对设置的第三侧壁S3和第四侧壁S4，P型半导体结构SK在第二方向F2和第三方向F3组成的第一平面上的正投影覆盖对应的第二沟槽102在第一平面上的正投影。也可以使，第一平面分别与第二方向F2和第三方向F3平行。

示例性地，在本申请中，可以使设置于漂移层两个侧面的P型半导体结构分别为一个整体区域，且该P型半导体结构在半导体衬底的正投影为沿第二方向延伸的条形区域，例如，可以使设置于沟槽结构的第一侧和第二侧处的P型半导体结构SK分别为一个整体区域，即设置于同一沟槽结构的第一侧处的P型半导体结构SK设置为一个整体区域，设置于同一沟槽结构的第二侧处的P型半导体结构也设置为一个整体区域。并且，每一个P型半导体结构SK在半导体衬底2的正投影为沿第二方向F2延伸的条形区域，则每一个P型半导体结构SK由第一边缘01a沿第二方向F2延伸至第二边缘01b。并且，P型半导体结构SK在第一平面上的正投影覆盖沟槽结构在第一平面上的正投影。例如，参照图21至图25，沟槽结构GK1中的栅极沟槽的第一侧处设置了一个条形的P型半导体结构(即由第五P型半导体区93a与第一P型半导体区4a构成的P型半导体结构)，该P型半导体结构在第一平面上的正投影覆盖沟槽结构GK1在第一平面上的正投影。沟槽结构GK1中的栅极沟槽的第二侧处设置了一个条形的P型半导体结构(即由第五P型半导体区93b与第一P型半导体区4b构成的P型半导体结构)，该P型半导体结构在第一平面上的正投影覆盖沟槽结构GK1在第一平面上的正投影。沟槽结构GK2中的栅极沟槽的第一侧处设置了一个条形的P型半导体结构(即由第五P型半导体区93b与第一P型半导体区4b构成的P型半导体结构)，该P型半导体结构在第一平面上的正投影覆盖沟槽结构GK2在第一平面上的正投影。沟槽结构GK2中的栅极沟槽的第二侧处设置了一个条形的P型半导体结构(即由第五P型半导体区93c与第一P型半导体区4c构成的P型半导体结构)，该P型半导体结构在第一平面上的正投影覆盖沟槽结构GK2在第一平面上的正投影。

示例性地，参照图21至图25，在本申请中，每一个P型半导体结构在半导体衬底2的正投影与每一个沟槽结构在半导体衬底2的正投影互不交叠。即，在第三方向F3上，每一个P型半导体结构与每一个沟槽结构不存在交叠区域。

示例性地，在本申请中，可以使P型半导体结构与对应的沟槽结构之间具有源区的第四部分区域，即P型半导体结构在半导体衬底2的正投影与沟槽结构在半导体衬底2的正投影之间具有源区的第四部分区域在半导体衬底2的正投影。例如，参照图21至图25，P型半导体结构(即由第五P型半导体区93a与第一P型半导体区4a构成的P型半导体结构)与沟槽结构GK1之间具有源区8的第四部分区域8d1，即P型半导体结构(即由第五P型半导体区93a与第一P型半导体区4a构成的P型半导体结构)在半导体衬底2的正投影与沟槽结构GK1中的第一沟槽的第一侧壁S1在半导体衬底2的正投影之间具有源区8的第四部分区域8d1在半导体衬底2的正投影，则沟槽结构GK1中的第一沟槽的第一侧壁S1表面设置的栅介质层6与该P型半导体结构未接触设置。P型半导体结构(即由第五P型半导体区93b与第一P型半导体区4b构成的P型半导体结构)与沟槽结构GK1之间具有源区8的第四部分区域8d2，即P型半导体结构(即由第五P型半导体区93b与第一P型半导体区4b构成的P型半导体结构)在半导体衬底2的正投影与沟槽结构GK1中的第一沟槽的第二侧壁S2在半导体衬底2的正投影之间具有源区8的第四部分区域8d2在半导体衬底2的正投影，则沟槽结构GK1中的第一沟槽的第二侧壁S2表面设置的栅介质层6与该P型半导体结构未接触设置。P型半导体结构(即由第五P型半导体区93b与第一P型半导体区4b构成的P型半导体结构)与沟槽结构GK2之间具有源区8的第四部分区域8d3，即P型半导体结构(即由第五P型半导体区93b与第一P型半导体区4b构成的P型半导体结构)在半导体衬底2的正投影与沟槽结构GK2中的第一沟槽的第一侧壁S1在半导体衬底2的正投影之间具有源区8的第四部分区域8d3在半导体衬底2的正投影，则沟槽结构GK2中的第一沟槽的第一侧壁S1表面设置的栅介质层6与该P型半导体结构未接触设置。P型半导体结构(即由第五P型半导体区93c与第一P型半导体区4c构成的P型半导体结构)与沟槽结构GK2之间具有源区8的第四部分区域8d4，即P型半导体结构(即由第五P型半导体区93c与第一P型半导体区4c构成的P型半导体结构)在半导体衬底2的正投影与沟槽结构GK2中的第一沟槽的第二侧壁S2在半导体衬底2的正投影之间具有源区8的第四部分区域8d4在半导体衬底2的正投影，则沟槽结构GK2中的第一沟槽的第二侧壁S2表面设置的栅介质层6与该P型半导体结构未接触设置。

示例性地，参照图21至图25，在本申请中，漂移层100还包括第一屏蔽沟槽12(图21以设置于沟槽结构GK1和沟槽结构GK2之间的一个第一屏蔽沟槽为例)，该第一屏蔽沟槽12沿第三方向F3由漂移层100的顶部延伸至第一N型半导体区3中。其中，第一屏蔽沟槽12设置在漂移层100的两侧，且第一屏蔽沟槽的侧壁与底部设置有P型半导体结构。例如，沟槽结构的第一侧和第二侧分别设置有第一屏蔽沟槽12。例如，沟槽结构GK1中的第一沟槽101的第二侧壁S2与沟槽结构GK2中的第一沟槽101的第一侧壁S1之间设置有第一屏蔽沟槽12。

本申请中，图21仅是以设置于沟槽结构GK1和沟槽结构GK2之间的第一屏蔽沟槽为例进行举例说明的。在实际应用中，沟槽结构GK1的第一沟槽的第一侧壁S1背离其填充的栅极的一侧也设置有第一屏蔽沟槽，其实施方式可以参照设置于沟槽结构GK1和沟槽结构GK2之间的第一屏蔽沟槽的实施方式。并且，沟槽结构GK2的第一沟槽的第二侧壁S2背离其填充的栅极的一侧也设置有第一屏蔽沟槽，其实施方式可以参照设置于沟槽结构GK1和沟槽结构GK2之间的第一屏蔽沟槽的实施方式，具体在此不作赘述。

示例性地，参照图21至图25，在本申请中，第一屏蔽沟槽12在半导体衬底2的正投影可以为沿第二方向F2延伸的条形区域。

示例性地，参照图21至图25，每一个第一屏蔽沟槽12的侧壁分别设置有P型半导体区。即每一个第一屏蔽沟槽12的每一个侧壁分别设置有P型半导体区。可选地，每一个第一屏蔽沟槽12在第一方向F1上的侧壁设置的P型半导体区即可作为P型半导体结构。例如，在第一方向F1上，第一屏蔽沟槽12具有相对设置的第五侧壁S5和第六侧壁S6，第一屏蔽沟槽12的第五侧壁S5处设置的P型半导体区以及第一屏蔽沟槽12的第六侧壁S6处设置的P型半导体区可作为P型半导体结构。

示例性地，参照图22与图23，每一个第一屏蔽沟槽12的底部也设置有P型半导体区。本申请通过使第一屏蔽沟槽12的底部也设置P型半导体区，进一步有效屏蔽沟槽结构的底部的栅极介质层电场，进而提升器件工作的鲁棒性。

示例性地，第一屏蔽沟槽12的底部的P型半导体区的掺杂浓度与其侧壁处的P型半导体区的掺杂浓度相似或相同。可选地，可以采用离子注入工艺，在第一屏蔽沟槽12的底部和侧壁形成P型半导体区，以形成第五P型半导体区。

示例性地，参照图22，第一屏蔽沟槽12与漂移层100的顶部的距离hd3大于沟槽结构与漂移层100的顶部的距离hd2。即第一屏蔽沟槽12在第三方向F3上的深度大于沟槽结构在第三方向F3上的深度。这样在采用离子注入工艺，对第一屏蔽沟槽的侧壁以及底部进行P型杂质掺杂时，由于掺杂的离子会进行扩散，从而可以使形成的第五P型半导体区在第三方向F3上的深度大于沟槽结构在第三方向F3上的深度。

示例性地，第一屏蔽沟槽与漂移层的顶部的距离也可以大约等于沟槽结构与漂移层的顶部的距离。即第一屏蔽沟槽在第三方向上的深度与沟槽结构在第三方向上的深度相似或相同。这样在采用离子注入工艺，对第一屏蔽沟槽的侧壁以及底部进行掺杂时，由于掺杂的离子会进行扩散，从而可以使形成的第五P型半导体区在第三方向上的深度大于沟槽结构在第三方向F3上的深度。

示例性地，在本申请中，在沟槽结构为多个时，相邻两个沟槽结构共用设置于相邻两个沟槽结构之间的P型半导体结构。示例性地，相邻两个沟槽结构共用设置于相邻两个沟槽结构之间的第一屏蔽沟槽。进一步地，相邻两个沟槽结构共用设置于相邻两个沟槽结构之间的第一屏蔽沟槽的第三侧壁和第四侧壁以及底部设置的P型半导体区。例如，参照图18a至图19，沟槽结构GK1和沟槽结构GK2共用第一屏蔽沟槽12的第三侧壁和第四侧壁以及底部设置的P型半导体区。

示例性地，参照图21至图23，在本申请中，每一个第一屏蔽沟槽12中填充有填充材料15，本申请对该填充材料15不作限定。示例性地，该填充材料15可以为栅极的材料，即每一个第一屏蔽沟槽中可填充有栅极的材料。例如，在实际工艺制备过程中，在形成栅极时，可以将栅极的材料填充入第一屏蔽沟槽12中。当然，每一个第一屏蔽沟槽中也可填充有层间介质层的材料。或者，每一个第一屏蔽沟槽中也可填充有源极或漏极的材料。

以制备图25所示的结构为例，对应的制备方法的流程图可以参照图26。其中，制备方法可以包括步骤S10-S70以及S91-S92，S10-S70可以参照上述的制备方法的描述，在此不作赘述。

在本实施例中，步骤S91-S92设置于步骤S10之后，且设置于步骤S20之前。还包括：在每一个第一P型半导体区下方形成第五P型半导体区，使第五P型半导体区沿第三方向延伸至第一N型半导体区中，并使第五P型半导体区与第一P型半导体区接触设置，形成P型半导体结构；其中，第五P型半导体区的底部与漂移层的顶部之间的距离大于沟槽结构的底部与漂移层的顶部之间的距离。

在本实施例中，在每一个第一P型半导体区下方形成第五P型半导体区，可以包括：

步骤S91为：刻蚀漂移层的两个侧面，在漂移层中形成沿第三方向上延伸至第一N型半导体区中设置第一屏蔽沟槽。其中，沟槽结构的第一侧和第二侧分别设置有第一屏蔽沟槽。并且，第一屏蔽沟槽在半导体衬底的正投影为沿第二方向延伸的条形区域。

示例性地，参照图25，在漂移层上形成第五掩膜层(该第五掩膜层可以是采用二氧化硅，或者多晶硅层、或者氮化硅形成的掩膜)，采用干法刻蚀工艺或者湿法刻蚀工艺中合适的刻蚀工艺刻蚀第五掩膜层，形成第五掩膜开口，通过第五掩膜开口将需要形成第一屏蔽沟槽12的漂移层100中对应的区域暴露出来，而通过保留的第五掩膜层将漂移层100的其余区域遮盖上。之后，采用干法刻蚀工艺或湿法刻蚀工艺，刻蚀通过第五掩膜开口暴露出的漂移层100，直至刻蚀至第一N型半导体区3中，以在漂移层100中形成沿第二方向F2延伸且沿第一方向F1排列的多个第一屏蔽沟槽12。暂时保留第五掩膜层。

在本实施例中，步骤S92为：采用离子注入工艺，在第一屏蔽沟槽的侧壁和底部进行离子注入，形成第五P型半导体区，使第五P型半导体区设置于第一P型半导体区下方，且第五P型半导体区与第一P型半导体区对应且接触设置。

示例性地，参照图25，采用离子注入工艺，对每一个第一屏蔽沟槽12的侧壁和底部进行P型杂质掺杂。之后，去除第五掩膜层。之后，将对每一个第一屏蔽沟槽12的侧壁和底部进行P型杂质掺杂后的半导体器件依次进行离子激活退火处理和清洁表面处理，形成设置于第一P型半导体区下方的第五P型半导体区。

其中，在步骤S20中，形成了第一P型半导体区，因此第五掩膜开口仅是暴露出了第一P型半导体区的部分区域，以使第一屏蔽沟槽12靠近顶部的侧壁处具有第一P型半导体区。因此，在步骤S92中，可以主要针对靠近第一屏蔽沟槽12的底部的侧壁处进行离子注入，以使靠近第一屏蔽沟槽12的底部的侧壁处形成第五P型半导体区，并使第五P型半导体区与第一P型半导体区相互接触。当然，也可以对第一屏蔽沟槽12的整个侧壁进行离子注入，使第五P型半导体区与第一P型半导体区相互接触为一个整体。

图27示出了本申请又一种实施例提供的半导体器件的局部俯视结构示意图。图28示出了图27所示的半导体器件中沿AA’切线方向上的剖视结构示意图，图29示出了图27所示的半导体器件中沿BB’切线方向上的剖视结构示意图，图30示出了图27所示的半导体器件中沿VV’切线方向上的剖视结构示意图。

参照图27至图30，在本实施例中，半导体器件包括：N型的半导体衬底2、漂移层100、沟槽结构(如GK1、GK2)、栅介质层6、栅极7、层间介质层10、源极11以及漏极1。并且，漂移层100包括：第一N型半导体区3、第一P型半导体区4(如4a、4b、4c)、第二P型半导体区5以及源区8。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。

在本实施例中，设置于漂移层两侧的P型半导体结构分别为多个区域，且该多个P型半导体结构和源区的第三部分区域相互间隔设置。例如，设置于沟槽结构的第一侧和第二侧处的P型半导体结构分别为多个区域，且设置于沟槽结构的同一侧的多个P型半导体结构和源区的第三部分区域相互间隔设置，即设置于多个沟槽结构的同一侧处的相邻两个P型半导体结构在半导体衬底的正投影之间具有源区的第三部分区域在半导体衬底的正投影。

示例性地，参照图27至图30，沟槽结构GK1中的第一侧和第二侧处设置了多个P型半导体结构SK，且沟槽结构GK1中的每一个第二沟槽102一一对应设置一个P型半导体结构SK。以及，该多个P型半导体结构和源区的第三部分区域8c相互间隔设置，即该多个P型半导体结构SK中每相邻的两个P型半导体结构SK在半导体衬底2的正投影之间具有源区8的第三部分区域8c在半导体衬底2的正投影。

示例性地，参照图27至图30，沟槽结构GK2中的第一侧和第二侧处设置了多个P型半导体结构SK，且沟槽结构GK2中的每一个第二沟槽102一一对应设置一个P型半导体结构SK。以及，该多个P型半导体结构和源区的第三部分区域相互间隔设置，即该多个P型半导体结构SK中每相邻的两个P型半导体结构SK在半导体衬底2的正投影之间具有源区8的第三部分区域8c在半导体衬底2的正投影。

在本实施例中，P型半导体结构SK在第二方向F2和第三方向F3组成的第一平面上的正投影的边缘设置于对应的第二沟槽102在第一平面上的正投影的边缘外围。示例性地，参照图27至图30，每一个P型半导体结构SK在第一平面上的正投影的边缘设置于沟槽结构GK1中对应的第二沟槽102在第一平面的正投影的边缘外围。以及，每一个P型半导体结构SK在第一平面上的正投影的边缘设置于沟槽结构GK2中对应的第二沟槽102在第一平面上的正投影的边缘外围。

示例性地，在本申请中，P型半导体结构SK与沟槽结构之间具有源区8的第四部分区域，即P型半导体结构SK在半导体衬底2的正投影与沟槽结构在半导体衬底2的正投影之间具有源区8的第四部分区域在半导体衬底2的正投影。例如，参照图27至图30，P型半导体结构SK与沟槽结构GK2之间具有源区8的第四部分区域8d0，即P型半导体结构SK在半导体衬底2的正投影与沟槽结构GK2中的第一沟槽的第二侧壁S2在半导体衬底2的正投影之间具有源区8的第四部分区域8d0在半导体衬底2的正投影，即沟槽结构GK2中的第一沟槽的第二侧壁S2处设置的栅介质层6与P型半导体结构SK未接触设置。

示例性地，参照图27至图30，在本申请中，漂移层100还包括第一屏蔽沟槽12(图27以设置于沟槽结构GK1和沟槽结构GK2之间的多个第一屏蔽沟槽为例)，该多个第一屏蔽沟槽12沿第三方向F3由漂移层100的顶部延伸至第一N型半导体区3中。并且，第一屏蔽沟槽设置在漂移层的两个侧面，第一屏蔽沟槽的侧壁与底部设置有P型半导体结构，例如，沟槽结构的第一侧和第二侧背分别设置有多个第一屏蔽沟槽12。例如，沟槽结构GK1与沟槽结构GK2之间设置有多个第一屏蔽沟槽12。

示例性地，参照图27至图30，每一个第一屏蔽沟槽12的侧壁分别设置有P型半导体区。即每一个第一屏蔽沟槽12的每一个侧壁分别设置有P型半导体区。可选地，每一个第一屏蔽沟槽12的侧壁设置的P型半导体区即可作为P型半导体结构。

示例性地，参照图27至图30，每一个第一屏蔽沟槽12的底部也设置有P型半导体区。本申请通过使第一屏蔽沟槽12的底部也设置P型半导体区，进一步有效屏蔽沟槽结构的底部的栅极介质层电场，进而提升器件工作的鲁棒性。

示例性地，第一屏蔽沟槽12的底部的P型半导体区的掺杂浓度与其侧壁处的P型半导体区的掺杂浓度相似或相同。可选地，可以采用离子注入工艺，在同一步骤中在第一屏蔽沟槽12的底部和侧壁形成P型半导体区。

示例性地，参照图27至图30，第一屏蔽沟槽12与漂移层100的顶部的距离hd3大于沟槽结构与漂移层100的顶部的距离hd2。即第一屏蔽沟槽12在第三方向F3上的深度大于沟槽结构在第三方向F3上的深度。这样在采用离子注入工艺，对第一屏蔽沟槽的侧壁以及底部进行P型杂质掺杂时，由于掺杂的离子会进行扩散，从而可以使形成的第五P型半导体区在第三方向F3上的深度大于沟槽结构在第三方向F3上的深度。

示例性地，第一屏蔽沟槽与漂移层100的顶部的距离也可以大约等于沟槽结构与漂移层100的顶部的距离。即第一屏蔽沟槽在第三方向F3上的深度与沟槽结构在第三方向F3上的深度相似或相同。这样在采用离子注入工艺，对第一屏蔽沟槽的侧壁以及底部进行掺杂时，由于掺杂的离子会进行扩散，从而可以使形成的第五P型半导体区在第三方向F3上的深度大于沟槽结构在第三方向F3上的深度。

示例性地，在本申请中，在沟槽结构为多个时，相邻两个沟槽结构共用设置于相邻两个沟槽结构之间的P型半导体结构。示例性地，相邻两个沟槽结构共用设置于相邻两个沟槽结构之间的第一屏蔽沟槽。进一步地，相邻两个沟槽结构共用设置于相邻两个沟槽结构之间的第一屏蔽沟槽的第三侧壁和第四侧壁以及底部设置的P型半导体区。例如，参照图27至图30，沟槽结构GK1和沟槽结构GK2共用第一屏蔽沟槽12的侧壁和底部设置的P型半导体区。

示例性地，参照图27至图30，在本申请中，每一个第一屏蔽沟槽中填充有填充材料15，本申请对该填充材料15不作限定。示例性地，该填充材料15可以为栅极的材料，即每一个第一屏蔽沟槽中可填充有栅极的材料。例如，在实际工艺制备过程中，在形成栅极时，可以将栅极的材料填充入第一屏蔽沟槽12中。当然，每一个第一屏蔽沟槽中也可填充有层间介质层的材料。或者，每一个第一屏蔽沟槽中也可填充有源极或漏极的材料。

以制备图27至图30所示的结构为例，对应的制备方法的流程图可以参照图26。其中，制备方法可以包括步骤S10-S70以及S91-S92，S10-S70可以参照上述的制备方法的描述，在此不作赘述。

在本实施例中，步骤S91为：刻蚀漂移层的两个侧面，在漂移层中形成沿第三方向上延伸至第一N型半导体区中设置第一屏蔽沟槽。其中，沟槽结构的第一侧和第二侧分别设置有第一屏蔽沟槽。并且，每一个沟槽结构的同一侧处设置多个相互间隔设置的第一屏蔽沟槽。

示例性地，参照图27至图30，在漂移层100上形成第六掩膜层(该第六掩膜层可以是采用二氧化硅，或者多晶硅层、或者氮化硅形成的掩膜)，采用干法刻蚀工艺或者湿法刻蚀工艺中合适的刻蚀工艺刻蚀第五掩膜层，形成第六掩膜开口，通过第六掩膜开口将需要形成第一屏蔽沟槽12的漂移层100中对应的区域暴露出来，而通过保留的第六掩膜层将漂移层100的其余区域遮盖上。之后，采用干法刻蚀工艺或湿法刻蚀工艺，刻蚀通过第六掩膜开口暴露出的漂移层100，直至刻蚀至第一N型半导体区3中，以使每一个沟槽结构的同一侧处形成多个第一屏蔽沟槽，且相邻两个第一屏蔽沟槽在半导体衬底2的正投影之间具有源区的部分区域在半导体衬底2的正投影。暂时保留第六掩膜层。

在本实施例中，步骤S92为：采用离子注入工艺，在多个第一屏蔽沟槽中的每一个第一屏蔽沟槽的侧壁和底部进行离子注入，形成第五P型半导体区，第五P型半导体区设置于第一P型半导体区下方，第五P型半导体区与第一P型半导体区对应且接触设置。

示例性地，参照图27至图30，采用离子注入工艺，对每一个第一屏蔽沟槽12的侧壁和底部进行P型杂质掺杂。之后，去除第六掩膜层。之后，将对每一个第一屏蔽沟槽12的侧壁和底部进行P型杂质掺杂后的半导体器件依次进行离子激活退火处理和清洁表面处理，形成设置于第一P型半导体区下方的第五P型半导体区。

其中，在步骤S20中，形成了第一P型半导体区，因此第五掩膜开口仅是暴露出了第一P型半导体区的部分区域，以使第一屏蔽沟槽12靠近顶部的侧壁处具有第一P型半导体区。主要，在步骤S92中，可以主要针对靠近第一屏蔽沟槽12的底部的侧壁处进行离子注入，以使靠近第一屏蔽沟槽12的底部的侧壁处形成第五P型半导体区，并使第五P型半导体区与第一P型半导体区相互接触。当然，也可以对第一屏蔽沟槽12的整个侧壁进行离子注入，使第五P型半导体区与第一P型半导体区相互接触为一个整体。

图31示出了本申请又一种实施例提供的半导体器件的局部俯视结构示意图。图32示出了图31所示的半导体器件中沿BB’切线方向上的剖视结构示意图。

参照图31，在本实施例中，半导体器件包括：N型的半导体衬底2、漂移层100、沟槽结构GK1、GK2、栅介质层6、栅极7、层间介质层10、源极11以及漏极1。并且，漂移层100包括：第一N型半导体区3、第一P型半导体区4(如4a、4b、4c)、第二P型半导体区5以及源区8。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。

在本实施例中，设置于漂移层两侧的P型半导体结构分别为多个区域，例如，设置于沟槽结构的第一侧和第二侧处的P型半导体结构分别为多个区域，且设置于沟槽结构的同一侧的多个P型半导体结构和源区的第三部分区域相互间隔设置。以及，该多个P型半导体结构和源区的第三部分区域相互间隔设置，即设置于多个沟槽结构的同一侧处的相邻两个P型半导体结构在半导体衬底的正投影之间具有源区的第三部分区域在半导体衬底的正投影。并且，沟槽结构通过对应的栅介质层与对应的P型半导体结构接触，即在设置于沟槽结构的第一侧和第二侧处的P型半导体结构为多个时，P型半导体结构在半导体衬底的正投影与沟槽结构的栅介质层在半导体衬底的正投影接触。

例如，参照图31至图32，沟槽结构GK1的第一侧的栅介质层在半导体衬底2的正投影与对应的P型半导体结构SK在半导体衬底2的正投影直接接触，即沟槽结构GK1中的每一个第一沟槽101的第一侧壁S1在半导体衬底2的正投影与对应的P型半导体结构SK在半导体衬底2的正投影之间不具有源区8的第三部分区域8c在半导体衬底2的正投影。沟槽结构GK1的第二侧的栅介质层在半导体衬底2的正投影与对应的P型半导体结构SK在半导体衬底2的正投影直接接触，即沟槽结构GK1中的每一个第一沟槽101的第二侧壁S2在半导体衬底2的正投影与对应的P型半导体结构SK在半导体衬底2的正投影之间不具有源区8的第三部分区域8c在半导体衬底2的正投影。沟槽结构GK2的第一侧的栅介质层在半导体衬底2的正投影与对应的P型半导体结构SK在半导体衬底2的正投影直接接触，即沟槽结构GK2中的每一个第一沟槽101的第一侧壁S1在半导体衬底2的正投影与对应的P型半导体结构SK在半导体衬底2的正投影之间不具有源区8的第三部分区域8c在半导体衬底2的正投影。沟槽结构GK2的第二侧的栅介质层在半导体衬底2的正投影与对应的P型半导体结构SK在半导体衬底2的正投影直接接触，即沟槽结构GK2中的每一个第一沟槽101的第二侧壁S2在半导体衬底2的正投影与对应的P型半导体结构SK在半导体衬底2的正投影之间不具有源区8的第三部分区域8c在半导体衬底2的正投影。

制备图31与图32所示的半导体结构的制备方法可以参照上述制备方法，在此不作赘述。

图33示出了本申请又一种实施例提供的半导体器件的立体结构示意图。

参照图33，在本实施例中，半导体器件包括：N型的半导体衬底2、漂移层100、相互间隔设置的多个栅极沟槽、栅介质层6、栅极7、层间介质层10、源极11以及漏极1。并且，漂移层100包括：第一N型半导体区3、第二N型半导体区14、第一P型半导体区4(如4a、4b)、第二P型半导体区5以及源区8。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。

在本实施例中，漂移层100还包括：第二N型半导体区14，该第二N型半导体区14设置于第一N型半导体区3与第二P型半导体区5之间。并且，第二N型半导体区14的掺杂浓度大于第一N型半导体区3的掺杂浓度，且第二N型半导体区14的掺杂浓度小于源区8的掺杂浓度。

本申请中，通过在漂移层100中设置第二N型半导体区，可以降低器件中的电流在漂移层100上端的扩散电阻。

本申请对第二N型半导体区14的掺杂浓度不作限定，其掺杂浓度可以满足上述要求即可。

以制备图33所示的结构为例，对应的制备方法的流程图可以参照图11。其中，步骤S20～S70可以参照上述的制备方法的描述，在此不作赘述。

在本实施例中，步骤S10为：在N型的半导体衬底上外延生长漂移层，并在漂移层中形成第一N型半导体区、第二N型半导体区、第一P型半导体区、第二P型半导体区以及源区。

在一些示例中，步骤S10，可以包括：

首先，采用外延工艺，在N型的半导体衬底2上外延生长漂移层100。

例如，采用外延工艺，在N型的SiC半导体衬底2上，外延生长掺杂有N型杂质的SiC材料，形成达到设定厚度的漂移层100。

本申请对设定厚度的具体数值不作限定。在实际应用中，可以根据实际应用环境的需求，确定设定厚度的具体数值。

之后，采用离子注入工艺，在漂移层100的部分区域中进行离子注入，形成第二N型半导体区、第一P型半导体区、第二P型半导体区5以及源区，漂移层100中未进行离子注入的区域形成第一N型半导体区3，并使形成的第二P型半导体区5设置于第二N型半导体区与源区之间，第一N型半导体区3设置于第二N型半导体区与半导体衬底2之间。

例如，首先，采用离子注入工艺，在漂移层100的表面进行N型杂质掺杂，形成第二N型半导体区。之后，采用离子注入工艺，在漂移层100的表面进行P型杂质掺杂，形成第二P型半导体区5。之后，在漂移层100上形成第七掩膜层(该第七掩膜层可以是采用二氧化硅，或者多晶硅层、或者氮化硅形成的掩膜)，采用干法刻蚀工艺或者湿法刻蚀工艺中合适的刻蚀工艺刻蚀第七掩膜层，形成第七掩膜开口，通过第七掩膜开口将需要形成源区的漂移层100中对应的区域暴露出来，而通过保留的第七掩膜层将漂移层100的其余区域遮盖上。之后，采用离子注入工艺，在漂移层100的表面进行N型杂质掺杂，形成源区。之后，去除第七掩膜层。之后，在漂移层100上形成第八掩膜层(该第八掩膜层可以是采用二氧化硅，或者多晶硅层、或者氮化硅形成的掩膜)，采用干法刻蚀工艺或者湿法刻蚀工艺中合适的刻蚀工艺刻蚀第八掩膜层，形成第八掩膜开口，通过第八掩膜开口将需要形成第一P型半导体区的漂移层100中对应的区域暴露出来，而通过保留的第八掩膜层将漂移层100的其余区域遮盖上。之后，采用离子注入工艺，在漂移层100的表面进行P型杂质掺杂，形成第一P型半导体区。之后，去除第八掩膜层。

图34示出了本申请又一种实施例提供的半导体器件的俯视结构示意图。

参照图34，在本实施例中，半导体器件包括：N型的半导体衬底2、漂移层100、沟槽结构、栅介质层6、栅极7、层间介质层10、源极11以及漏极1。并且，漂移层100包括：第一N型半导体区3、第一P型半导体区、第二P型半导体区5以及源区8。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。

示例性地，参照图34，本申请中，第一部分第一沟槽101沿平行于半导体衬底2所在平面的第四方向F4延伸，第二部分第一沟槽101沿平行于半导体衬底2所在平面的第五方向F5延伸，第四方向F4、第五方向F5、第二方向F2以及第一方向F1相互交叉设置。例如，第一方向F1与第二方向F2垂直，第四方向F4与第一方向F1具有夹角且由第一方向F1偏向第二方向F2，第五方向F5与第一方向F1具有夹角且由第一方向F1远离第二方向F2。即第一沟槽101并不是沿第一方向F1延伸的，而是部分沿第四方向F4延伸，其余部分沿第五方向F5延伸。

示例性地，参照图34，本申请中，第二沟槽102在半导体衬底2的正投影的边缘为梯形。或者，第二沟槽102在半导体衬底2的正投影的边缘也可以为弧形。本申请对此不作限定。

图35示出了本申请又一种实施例提供的半导体器件的俯视结构示意图。

参照图35，在本实施例中，半导体器件包括：N型的半导体衬底2、漂移层100、沟槽结构、栅介质层6、栅极7、层间介质层10、源极11以及漏极1。并且，漂移层100包括：第一N型半导体区3、第一P型半导体区、第二P型半导体区5以及源区8。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。

示例性地，参照图35，本申请中，同一沟槽结构中，多个第二沟槽102设置于第一沟槽101的第一侧壁S1处。或者，同一沟槽结构中，也可以使多个第二沟槽102设置于第一沟槽101的第二侧壁S2处。或者，同一沟槽结构中，也可以使多个第二沟槽102设置于第一沟槽101的第二侧壁S2和第一侧壁S1处。

在本申请中，在不矛盾的情况下，不同实施例中的特征可以相互结合。

本申请实施例还提供了功率转换电路，该功率转换电路用于将交流电和/或直流电进行转换后输出直流电。例如，该功率转换电路可以为交流-直流转换电路和/或直流-直流转换电路。示例性地，该功率转换电路可以包括：电路板和一个或多个半导体器件，并且该半导体器件与电路板连接。由于上述半导体器件的性能较好，因而，包括上述半导体器件的功率转换电路的性能也较好。以及，该功率转换电路解决问题的原理与前述半导体器件可以解决问题的原理相似，因此该功率转换电路的技术效果可以参照前述半导体器件的技术效果，重复之处不再赘述。

本申请实施例还提供了车辆，该车辆包括负载以及本申请实施例提供的功率转换电路。该功率转换电路用于将交流电和/或直流电进行转换为直流电后，输入到该负载中，为该负载供电。由于上述功率转换电路的性能较好，因而，包括上述功率转换电路的车辆的电路性能也较好。以及，该车辆解决问题的原理与前述功率转换电路可以解决问题的原理相似，因此该车辆的技术效果可以参照前述功率转换电路的技术效果，重复之处不再赘述。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (22)

1.一种半导体器件，其特征在于，包括：

N型的半导体衬底；

漂移层，所述漂移层包括：依次在所述半导体衬底上叠层设置的第一N型半导体区、第二P型半导体区以及源区，以及第一P型半导体区；所述第一P型半导体区设置在所述漂移层两个侧面，所述第一P型半导体区沿垂直于所述半导体衬底所在平面的第三方向上，由所述漂移层的顶部延伸至所述第二P型半导体区中；

沟槽结构，所述沟槽结构包括多个第一沟槽和多个第二沟槽，所述多个第一沟槽沿平行于所述半导体衬底所在平面的第二方向排列，所述多个第二沟槽沿所述第二方向延伸，所述多个第二沟槽和所述多个第一沟槽沿所述第三方向由所述漂移层的顶部延伸至所述第一N型半导体区中，相邻两个所述第一沟槽之间设置有所述第二沟槽，且所述多个第二沟槽与所述多个第一沟槽相互导通；

栅极，所述栅极隔着栅介质层填充设置于所述多个第一沟槽和所述多个第二沟槽内；

层间介质层，所述层间介质层覆盖于所述栅极远离所述半导体衬底一侧，且覆盖所述栅极以及源区的第一部分区域；

源极，所述源极覆盖于所述层间介质层远离所述半导体衬底一侧，且覆盖所述层间介质层、所述第一P型半导体区和所述源区的第二部分区域；

漏极，所述漏极设置于所述半导体衬底远离所述漂移层的一侧，且覆盖所述半导体衬底；

其中，所述第二方向以及所述第三方向相互交叉设置。

2.如权利要求1所述的半导体器件，其特征在于，所述沟槽结构中，相邻的两个所述第一沟槽之间设置有一个所述第二沟槽，且所述第二沟槽设置于所述第一沟槽的侧壁处。

3.如权利要求2所述的半导体器件，其特征在于，所述多个第一沟槽中的每一个所述第一沟槽在所述第一方向上具有相对设置的第一侧壁和第二侧壁；所述第一方向、所述第二方向以及所述第三方向相互交叉设置；

所述沟槽结构中，所述多个第二沟槽中的第一部分第二沟槽设置于所述第一沟槽的第一侧壁处，第二部分第二沟槽设置于所述第一沟槽的第二侧壁处，且所述第一部分第二沟槽和所述第二部分第二沟槽沿所述第二方向交替排布；

或者，所述沟槽结构中，所述多个第二沟槽设置于所述第一沟槽的第一侧壁或第二侧壁处。

4.如权利要求1-3任一项所述的半导体器件，其特征在于，所述漂移层还包括：

第三P型半导体区，所述第三P型半导体区设置于所述沟槽结构下方且与所述沟槽结构的底部接触设置，所述第三P型半导体区与所述源极导通。

5.如权利要求4所述的半导体器件，其特征在于，所述第一沟槽在所述第一方向上具有相对设置的第一侧壁和第二侧壁；

所述漂移层还包括：

第四P型半导体区，所述第四P型半导体区设置于至少一个所述第一沟槽的第一侧壁和/或第二侧壁，所述第四P型半导体区分别与所述第三P型半导体区和所述第一P型半导体区接触。

6.如权利要求5所述的半导体器件，其特征在于，所述多个第一沟槽划分为至少一个第一单元和至少一个第二单元，所述第一单元和所述第二单元沿所述第二方向交替设置；

所述第一单元中的所述第一沟槽在所述第二方向上的沟槽宽度相同，所述第二单元中的所述第一沟槽在所述第二方向上的沟槽宽度相同，且所述第二单元中的所述第一沟槽在所述第二方向上的沟槽宽度大于所述第一单元中的所述第一沟槽在所述第二方向上的沟槽宽度；

所述第四P型半导体区设置于每一个所述第二单元中的所述第一沟槽的第一侧壁和/或第二侧壁。

7.如权利要求1-3任一项所述的半导体器件，其特征在于，所述漂移层还包括：

第五P型半导体区，每一个所述第一P型半导体区下方设置有所述第五P型半导体区，且所述第五P型半导体区与所述第一P型半导体区接触设置，形成P型半导体结构，所述第五P型半导体区沿所述第三方向延伸至所述第一N型半导体区中；

所述第五P型半导体区的底部与所述漂移层的顶部之间的距离大于所述沟槽结构的底部与所述漂移层的顶部之间的距离。

8.如权利要求7所述的半导体器件，其特征在于，所述多个第二沟槽中的每一个所述第二沟槽在所述第一方向上具有相对设置的第三侧壁和第四侧壁；

所述P型半导体结构在所述第二方向和所述第三方向组成的第一平面上的正投影覆盖对应的第二沟槽在所述第一平面上的正投影。

9.如权利要求8所述的半导体器件，其特征在于，设置于所述漂移层两个侧面的P型半导体结构分别为一个整体区域，所述P型半导体结构在所述半导体衬底的正投影为沿所述第二方向延伸的条形区域。

10.如权利要求8所述的半导体器件，其特征在于，设置于所述漂移层两个侧面的P型半导体结构分别为多个区域，源区的第三部分区域为多个区域，所述多个P型半导体结构的多个区域和所述源区的第三部分区域的多个区域相互间隔设置。

11.如权利要求8-10任一项所述的半导体器件，其特征在于，所述P型半导体结构在所述半导体衬底的正投影与所述沟槽结构在所述半导体衬底的正投影互不交叠。

12.如权利要求11所述的半导体器件，其特征在于，所述P型半导体结构与所述沟槽结构之间具有所述源区的第四部分区域。

13.如权利要求11所述的半导体器件，其特征在于，在设置于所述漂移层两个侧面的P型半导体结构为多个区域时，所述沟槽结构通过对应的所述栅介质层与对应的所述P型半导体结构接触。

14.如权利要求7-13任一项所述的半导体器件，其特征在于，所述漂移层还包括：第一屏蔽沟槽；

所述第一屏蔽沟槽设置在所述漂移层的两个侧面，所述第一屏蔽沟槽的侧壁与底部设置有所述P型半导体结构。

15.如权利要求1-14任一项所述的半导体器件，其特征在于，所述漂移层还包括：第二N型半导体区，所述第二N型半导体区设置于所述第一N型半导体区与所述第二P型半导体区之间；

所述第二N型半导体区的掺杂浓度大于所述第一N型半导体区的掺杂浓度，且所述第二N型半导体区的掺杂浓度小于所述源区的掺杂浓度。

16.如权利要求1-15任一项所述的半导体器件，其特征在于，所述半导体衬底和所述漂移层的材料为SiC。

17.一种半导体器件的制备方法，其特征在于，包括：

在N型的半导体衬底上外延生长漂移层，并在所述漂移层中形成依次在所述半导体衬底上叠层设置的第一N型半导体区、第二P型半导体区以及源区，以及设置在所述漂移层两个侧面的第一P型半导体区；其中，所述第一P型半导体区沿垂直于所述半导体衬底所在平面的第三方向上，由所述漂移层的顶部延伸至第二P型半导体区中；

刻蚀所述漂移层，在所述漂移层中形成沟槽结构，所述沟槽结构包括多个第一沟槽和多个第二沟槽，所述多个第一沟槽沿平行于所述半导体衬底所在平面的第二方向排列，所述多个第二沟槽沿所述第二方向延伸，所述多个第二沟槽和所述多个第一沟槽沿所述第三方向由所述漂移层的顶部延伸至所述第一N型半导体区中，相邻两个所述第一沟槽之间设置有所述第二沟槽，且所述多个第二沟槽与所述多个第一沟槽相互导通；

在所述沟槽结构中形成栅介质层；

在形成有栅介质层的沟槽结构中形成栅极；

在所述栅极上形成覆盖整个漂移层的层间介质层；

刻蚀所述层间介质层，使所述层间介质层暴露出所述第一P型半导体区和所述源区的第二部分区域，且所述层间介质层覆盖所述源区的第一部分区域以及完全覆盖所述栅极；

在所述层间介质层远离所述半导体衬底一侧形成源极，使所述源极与所述第一P型半导体区和所述源区的所述第二部分区域接触，以及在所述半导体衬底远离所述漂移层的一侧形成漏极。

18.如权利要求17所述的半导体器件的制备方法，其特征在于，所述制备方法还包括：

在所述漂移层中形成沟槽结构之后，采用自对准工艺和垂直离子注入工艺，在所述沟槽结构的每一个第一沟槽和每一个第二沟槽的底部形成第三P型半导体区；

采用倾斜离子注入工艺，在至少一个所述第一沟槽沿所述第一方向上的至少一个侧壁处形成分别与所述第三P型半导体区和所述第一P型半导体区接触的第四P型半导体区。

19.如权利要求17所述的半导体器件的制备方法，其特征在于，所述制备方法还包括：

在所述漂移层中形成第一N型半导体区、第一P型半导体区、第二P型半导体区以及源区之后，在每一个所述第一P型半导体区下方形成第五P型半导体区，使所述第五P型半导体区沿所述第三方向延伸至所述第一N型半导体区中，并使所述第五P型半导体区与所述第一P型半导体区接触设置，形成P型半导体结构；其中，所述第五P型半导体区的底部与所述漂移层的顶部之间的距离大于所述沟槽结构的底部与所述漂移层的顶部之间的距离。

20.如权利要求19所述的半导体器件的制备方法，其特征在于，所述在每一个所述第一P型半导体区下方形成第五P型半导体区，包括：

刻蚀所述漂移层的两个侧面，在所述漂移层中形成沿所述第三方向上延伸至所述第一N型半导体区中设置第一屏蔽沟槽；

采用离子注入工艺，在所述第一屏蔽沟槽的侧壁和底部进行离子注入，形成所述第五P型半导体区，使所述第五P型半导体区设置于所述第一P型半导体区下方，且所述第五P型半导体区与所述第一P型半导体区对应且接触设置。

21.一种功率转换电路，其特征在于，所述功率转换电路用于将交流电和/或直流电进行转换后输出直流电；

所述功率转换电路包括电路板以及一个或多个如权利要求1-16任一项所述的半导体器件，所述半导体器件与所述电路板连接。

22.一种车辆，其特征在于，包括负载以及如权利要求21所述的功率转换电路，所述功率转换电路用于将交流电和/或直流电进行转换为直流电后，输入到所述负载。

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