JP4950692B2

JP4950692B2 - 半導体装置

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Publication number: JP4950692B2
Application number: JP2007037229A
Authority: JP
Inventors: 博昭鷹巣
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2007-02-17
Filing date: 2007-02-17
Publication date: 2012-06-13
Anticipated expiration: 2027-02-17
Also published as: JP2008205055A

Description

本発明は、素子分離構造にトレンチ分離を使用した多電源電圧を持つＣＭＯＳデバイス等のトレンチ分離構造を有する半導体装置に関する。

多電源電圧を使用するＣＭＯＳデバイスを有する半導体装置では、ロジック回路などの内部回路を構成する低電源電圧部の集積度を向上させることとともに、入出力回路などに用いられる高電源電圧部のラッチアップ耐性を確保することが重要である。素子分離にはＬＯＣＯＳ法に比べて高集積化に適しているトレンチ分離方法が採用される場合が多いが、トレンチ分離で素子分離した半導体装置においては、高電源電圧回路部に十分なラッチアップ耐性を持たせるためにはウエルの深さを深くして寄生バイポーラ動作を抑える必要があり、またＮＭＯＳトランジスタとＰＭＯＳトランジスタ間のリーク電流を抑え、耐圧特性を確保するために、トレンチ分離部の分離幅を大きくとる必要があった。このため低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用すると高い集積度が要求される低電源電圧部の素子の集積度が低下するという問題点を有していた。

その改善策として、高電源電圧回路部のウエルの深さを低電源電圧回路部のウエルの深さよりも深くしたり、高電源電圧回路部のトレンチ分離部の分離幅を低電源電圧回路部のトレンチ分離幅に比べて広くしたりする例も提案されている。（例えば、特許文献１参照。）
特開２０００−５８６７３号公報

しかしながら、上述のようにトレンチ分離で素子分離した多電源電圧を使用する半導体装置においては、高電源電圧回路部に十分なラッチアップ耐性を持たせるためにはウエルの深さを深くして寄生バイポーラ動作を抑える必要があり、またＮＭＯＳトランジスタとＰＭＯＳトランジスタ間のリーク電流を抑え、耐圧特性を確保するために、トレンチ分離部の分離幅を大きくとる必要があった。このため低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用すると高い集積度が要求される低電源電圧回路部の素子の集積度が低下するという問題点を有していた。

また、高電源電圧回路部のウエルの深さを低電源電圧回路部のウエルの深さよりも深くしたり、高電源電圧回路部のトレンチ分離部の分離幅を低電源電圧回路部に比べて広くした例も提案されているが製造工程が増加したり、分離幅が増大したりしてコストアップに繋がるなどの問題点があった。

上記問題点を解決するために、本発明は半導体装置を以下のように構成した。

高電源電圧回路部と低電源電圧回路部とを有し、前記高電源電圧回路部および前記低電源電圧回路部における各素子をトレンチ分離領域により素子分離したトレンチ分離構造を有し、前記高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタが形成されている半導体装置において、ウエル領域の端部近傍にラッチアップを防止するための多数キャリア捕獲領域と少数キャリア捕獲領域とを有し、多数キャリア捕獲領域の電位は多数キャリア捕獲領域が配置されたウエルあるいは半導体基板の電位と同一とし、少数キャリア捕獲領域の電位は、少数キャリア捕獲領域が配置されたウエルあるいは半導体基板と逆導電型のウエル領域あるいは半導体基板の電位と同一とした。また、少数キャリア領域は前記多数キャリア捕獲領域に比べて、ウエル領域の端部により近い位置に配置し、多数キャリア捕獲領域および少数キャリア捕獲領域の深さは、トレンチ分離領域の深さよりも深く形成した。

また、高電源電圧回路部内に形成されたキャリア捕獲領域は、高電源電圧回路部に形成されたＭＯＳ型トランジスタのソースあるいはドレイン領域と同一の拡散層にて形成した。

以上説明したように、これらの手段によって、工程の増加もなく高電源電圧回路部に十分なラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を得ることができる。

図１は、本発明に係る半導体装置の高電源電圧回路部における第１の実施例を示す模式的断面図である。

第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、第１ウエルとしてＰ型の低濃度不純物領域からなるＰウエル領域２０１および第２ウエルとしてＮ型の低濃度不純物領域からなるＮウエル領域２０２が隣接して形成されており、Ｐウエル領域２０１の表面には、例えばＮ型のＭＯＳ型トランジスタのソースやドレイン領域であるＮ型の高濃度不純物領域５０１が、またＮウエル領域２０２の表面には、例えばＰ型のＭＯＳ型トランジスタのソースやドレイン領域であるＰ型の高濃度不純物領域５０２が形成されており、それらの素子分離用のトレンチ分離領域３０１が形成されている。

Ｐウエル領域２０１とＮウエル領域２０２との接合部付近におけるＰウエル領域２０１内の、Ｎ型の高濃度不純物領域５０１よりもＰウエル領域２０１とＮウエル領域２０２との接合部に近い位置には、トレンチ分離領域３０１の一部が除去されてトレンチ分離領域３０１より深い深さを有するＰ型の高濃度不純物領域からなる多数キャリア捕獲領域４０１が形成されておりその電位はＰウエル領域２０１と同一になるように固定されている。さらにＰウエル領域２０１内のＰ型の高濃度不純物領域からなる多数キャリア捕獲領域４０１よりもＰウエル領域２０１とＮウエル領域２０２との接合部に近い位置には、トレンチ分離領域３０１より深い深さを有するＮ型の高濃度不純物領域からなる少数キャリア捕獲領域４０３が形成されており、その電位はＮウエル領域２０２と同一になるように固定されている。

一方、Ｐウエル領域２０１とＮウエル領域２０２との接合部付近におけるＮウエル領域２０２内の、Ｐ型の高濃度不純物領域５０２よりもＰウエル領域２０１とＮウエル領域２０２との接合部に近い位置には、トレンチ分離領域３０１の一部が除去されてトレンチ分離領域３０１より深い深さを有するＮ型の高濃度不純物領域からなる多数キャリア捕獲領域４０２が形成されており、その電位はＮウエル領域２０２と同一になるように固定されている。さらにＮウエル領域２０２内のＮ型の高濃度不純物領域からなる多数キャリア捕獲領域４０２よりもＰウエル領域２０１とＮウエル領域２０２との接合部に近い位置には、トレンチ分離領域３０１より深い深さを有するＰ型の高濃度不純物領域からなる少数キャリア捕獲領域４０４が形成されており、その電位はＰウエル領域２０１と同一になるように固定されている。

Ｐウエル領域２０１とＮウエル領域２０２との接合部付近におけるＰウエル領域２０１内には、Ｐウエル領域２０１とＮウエル領域２０２との接合部に近い側から、Ｎ型の高濃度不純物領域からなる少数キャリア捕獲領域４０３、Ｐ型の高濃度不純物領域からなる多数キャリア捕獲領域４０１、そして例えばＮ型のＭＯＳ型トランジスタのソースやドレイン領域であるＮ型の高濃度不純物領域５０１が配置されている。また対照的に、Ｐウエル領域２０１とＮウエル領域２０２との接合部付近におけるＮウエル領域２０２内には、Ｐウエル領域２０１とＮウエル領域２０２との接合部に近い側から、Ｐ型の高濃度不純物領域からなる少数キャリア捕獲領域４０４、Ｎ型の高濃度不純物領域からなる多数キャリア捕獲領域４０２、そして例えばＰ型のＭＯＳ型トランジスタのソースやドレイン領域であるＰ型の高濃度不純物領域５０２が配置されている。

そして、Ｐウエル領域２０１内のＮ型の高濃度不純物領域からなる少数キャリア捕獲領域４０３とＰ型の高濃度不純物領域からなる多数キャリア捕獲領域４０１、およびＮウエル領域２０２内のＰ型の高濃度不純物領域からなる少数キャリア捕獲領域４０４とＮ型の高濃度不純物領域からなる多数キャリア捕獲領域４０２、はそれぞれ、トレンチ分離領域３０１よりも深い深さを有する。

上述のような形態で、多数キャリアおよび少数キャリアの捕獲領域を設置することによって、Ｐウエル領域２０１とＮウエル領域２０２、ならびにＰウエル領域２０１に形成された、例えばＮ型のＭＯＳ型トランジスタのソースやドレイン領域であるＮ型の高濃度不純物領域５０１、およびＮウエル領域２０２に形成された、例えばＰ型のＭＯＳ型トランジスタのソースやドレイン領域であるＰ型の高濃度不純物領域５０２との間で、外部からのサージや内部回路動作による電位の変動などのトリガーによって引き起こされる電位変動などに起因して多数キャリアならびに少数キャリアが流出した際にも、それらを効果的に捕獲して拡散を防止することができ、ラッチアップ現象を効果的に防止することができる。

ここで、ラッチアップ動作とその防止の観点から、特に多数キャリア捕獲領域および少数キャリア捕獲領域とＭＯＳ型トランジスタのソースやドレイン領域との配置、位置関係について説明を加える。

ラッチアップ動作対象となりえるＭＯＳ型トランジスタのソースやドレイン領域は、バイポーラ動作におけるベース幅を大きくするために相対するウエルの端部から離して配置することが大切である。例えば、Ｐウエル領域内のＮ型のＭＯＳ型トランジスタは、Ｎウエル領域からできるだけ離すことである。

そしてＭＯＳ型トランジスタのソースやドレイン領域近辺のウエル領域の電位変動を防止するために、ウエルと同じ導電型の高濃度不純物領域を近くに設けて電位を固定することが良い。これが多数キャリア捕獲領域となり、仮に相対するウエル領域からキャリア（多数キャリアとなる）が流入してきた際にＭＯＳ型トランジスタに到達する前に、この領域にて吸い取ることができる。また万一ウエル電位が変動してＭＯＳ型トランジスタのソースやドレイン領域からキャリア（少数キャリアとなる）の流出が起きてしまった際には、相対するウエル領域に到達する前に、ＭＯＳ型トランジスタが設置されている同一のウエル領域の中で捕獲してしまうことが良い。そのために少数キャリア領域を設置し、その電位は少数キャリアを吸い込みやすいように相対するウエルと同一の電位に固定すると良い。これらのことからウエル端（ウエルの接合部）に近い側から、少数キャリア捕獲領域、多数キャリア捕獲領域、そしてＭＯＳ型トランジスタのソースやドレイン領域となるように配置することが重要である。

図１に示した第１の実施例では、例えばＮ型のＭＯＳ型トランジスタのソースやドレイン領域であるＮ型の高濃度不純物領域５０１や、例えばＰ型のＭＯＳ型トランジスタのソースやドレイン領域であるＰ型の高濃度不純物領域５０２は、トレンチ分離領域３０１よりも比較的浅い深さを有するように図示しているが、これは一例であって、これに限るものではない。高耐圧構造を達成するためなどの目的によって、深い拡散層を必要とする場合があり、その際にはＰウエル領域２０１内のＮ型の高濃度不純物領域からなる少数キャリア捕獲領域４０３とＰ型の高濃度不純物領域からなる多数キャリア捕獲領域４０１、およびＮウエル領域２０２内のＰ型の高濃度不純物領域からなる少数キャリア捕獲領域４０４とＮ型の高濃度不純物領域からなる多数キャリア捕獲領域４０２は、Ｐウエル領域２０１内におけるＰ型の高濃度拡散領域あるいはＮ型のＭＯＳ型トランジスタのソースもしくはドレイン領域、または、Ｎウエル領域２０２内におけるＮ型の高濃度拡散領域あるいはＰ型のＭＯＳ型トランジスタのソースもしくはドレイン領域と同一の不純物拡散層によって形成することが可能である、これによって、特別な工程の増加無く、簡単にラッチアップ防止用の多数キャリアおよび少数キャリア捕獲領域を形成することができる。

図１の例では、第１導電型半導体基板としてＰ型のシリコン基板、第１ウエルとしてＰウエル、第２ウエルとしてＮウエルからなる例を示したが、第１導電型半導体基板としてＮ型のシリコン基板、第１ウエルとしてＮウエル、第２ウエルとしてＰウエルとしても構わない。

なお、図示は省略するが、本発明における半導体装置の低電源電圧回路部においては、動作電圧が低いため、寄生バイポーラ動作やラッチアップは発生しにくい。そのため上記の説明のようなトレンチ分離領域より深い深さを有するキャリア捕獲領域は必要ないので高集積化が可能となる。

以上の説明のとおり、本発明によって、工程の増加もなく高電源電圧回路部に十分なラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を得ることができる。

図２は、本発明に係る半導体装置の高電源電圧回路部における第２の実施例を示す模式的断面図である。

第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、第２ウエルとしてＮ型の低濃度不純物領域からなるＮウエル領域２０２が形成されており、Ｐ型のシリコン基板１０１の表面には、例えばＮ型のＭＯＳ型トランジスタのソースやドレイン領域であるＮ型の高濃度不純物領域５０１が、またＮウエル領域２０２の表面には、例えばＰ型のＭＯＳ型トランジスタのソースやドレイン領域であるＰ型の高濃度不純物領域５０２が形成されており、それらの素子分離用のトレンチ分離領域３０１が形成されている。

Ｐ型のシリコン基板１０１とＮウエル領域２０２との接合部付近におけるＰ型のシリコン基板１０１内の、Ｎ型の高濃度不純物領域５０１よりもＰ型のシリコン基板１０１とＮウエル領域２０２との接合部に近い位置には、トレンチ分離領域３０１の一部が除去されてトレンチ分離領域３０１より深い深さを有するＰ型の高濃度不純物領域からなる多数キャリア捕獲領域４０１が形成されており、その電位はＰ型のシリコン基板１０１と同一の電位に固定されている。さらにＰ型のシリコン基板１０１内におけるＰ型の高濃度不純物領域からなる多数キャリア捕獲領域４０１よりもＰ型のシリコン基板１０１とＮウエル領域２０２との接合部に近い位置には、トレンチ分離領域３０１より深い深さを有するＮ型の高濃度不純物領域からなる少数キャリア捕獲領域４０３が形成されており、その電位はＮウエル領域２０２と同一の電位に固定されている。

一方、Ｐ型のシリコン基板１０１とＮウエル領域２０２との接合部付近におけるＮウエル領域２０２内の、Ｐ型の高濃度不純物領域５０２よりもＰウエル領域２０１とＮウエル領域２０２との接合部に近い位置には、トレンチ分離領域３０１の一部が除去されてトレンチ分離領域３０１より深い深さを有するＮ型の高濃度不純物領域からなる多数キャリア捕獲領域４０２が形成されており、その電位はＮウエル領域２０２と同一の電位に固定されている。さらにＮウエル領域２０２内のＮ型の高濃度不純物領域からなる多数キャリア捕獲領域４０２よりもＰ型のシリコン基板１０１とＮウエル領域２０２との接合部に近い位置には、トレンチ分離領域３０１より深い深さを有するＰ型の高濃度不純物領域からなる少数キャリア捕獲領域４０４が形成されており、その電位はＰ型のシリコン基板１０１と同一の電位に固定されている。

Ｐ型のシリコン基板１０１とＮウエル領域２０２との接合部付近におけるＰ型のシリコン基板１０１内には、Ｐ型のシリコン基板１０１とＮウエル領域２０２との接合部に近い側から、Ｎ型の高濃度不純物領域からなる少数キャリア捕獲領域４０３、Ｐ型の高濃度不純物領域からなる多数キャリア捕獲領域４０１、そして例えばＮ型のＭＯＳ型トランジスタのソースやドレイン領域であるＮ型の高濃度不純物領域５０１が配置されている。また対照的に、Ｐ型のシリコン基板１０１とＮウエル領域２０２との接合部付近におけるＮウエル領域２０２内には、Ｐ型のシリコン基板１０１とＮウエル領域２０２との接合部に近い側から、Ｐ型の高濃度不純物領域からなる少数キャリア捕獲領域４０４、Ｎ型の高濃度不純物領域からなる多数キャリア捕獲領域４０２、そして例えばＰ型のＭＯＳ型トランジスタのソースやドレイン領域であるＰ型の高濃度不純物領域５０２が配置されている。

そして、Ｐ型のシリコン基板１０１内のＮ型の高濃度不純物領域からなる少数キャリア捕獲領域４０３とＰ型の高濃度不純物領域からなる多数キャリア捕獲領域４０１、およびＮウエル領域２０２内のＰ型の高濃度不純物領域からなる少数キャリア捕獲領域４０４とＮ型の高濃度不純物領域からなる多数キャリア捕獲領域４０２、はそれぞれ、トレンチ分離領域３０１よりも深い深さを有する。

上述のような形態で、多数キャリアおよび少数キャリアの捕獲領域を設置することによって、Ｐ型のシリコン基板１０１とＮウエル領域２０２、ならびにＰ型のシリコン基板１０１に形成された、例えばＮ型のＭＯＳ型トランジスタのソースやドレイン領域であるＮ型の高濃度不純物領域５０１、およびＮウエル領域２０２に形成された、例えばＰ型のＭＯＳ型トランジスタのソースやドレイン領域であるＰ型の高濃度不純物領域５０２との間で、外部からのサージや内部回路動作による電位の変動などのトリガーによって引き起こされる電位変動などに起因して多数キャリアならびに少数キャリアが流出した際にも、それらを効果的に捕獲して拡散を防止することができ、ラッチアップ現象を効果的に防止することができる。

ラッチアップに対する補足の説明やおよび本発明の効果については、第１の実施例と同様であるので省略する。

図２に示した第２の実施例では、例えばＮ型のＭＯＳ型トランジスタのソースやドレイン領域であるＮ型の高濃度不純物領域５０１や、例えばＰ型のＭＯＳ型トランジスタのソースやドレイン領域であるＰ型の高濃度不純物領域５０２は、トレンチ分離領域３０１よりも比較的浅い深さを有するように図示しているが、これは一例であって、これに限るものではない。高耐圧構造を達成するためなどの目的によって、深い拡散層を必要とする場合があり、その際にはＰ型のシリコン基板１０１内におけるＮ型の高濃度不純物領域からなる少数キャリア捕獲領域４０３とＰ型の高濃度不純物領域からなる多数キャリア捕獲領域４０１、およびＮウエル領域２０２内のＰ型の高濃度不純物領域からなる少数キャリア捕獲領域４０４とＮ型の高濃度不純物領域からなる多数キャリア捕獲領域４０２、は、Ｐ型のシリコン基板１０１内におけるＰ型の高濃度拡散領域あるいはＮ型のＭＯＳ型トランジスタのソースもしくはドレイン領域、または、Ｎウエル領域２０２内におけるＮ型の高濃度拡散領域あるいはＰ型のＭＯＳ型トランジスタのソースもしくはドレイン領域と同一の不純物拡散層によって形成することが可能である、これによって、特別な工程の増加無く、簡単にラッチアップ防止用の多数キャリアおよび少数キャリア捕獲領域を形成することができる。

図２の例では、第１導電型半導体基板としてＰ型のシリコン基板、第２ウエルとしてＮウエルからなる例を示したが、第１導電型半導体基板としてＮ型のシリコン基板、第２ウエルとしてＰウエルとしても構わない。

その他の説明や効果については、図１と同一の符号を付記して説明に充てる。

以上の説明のとおり、本発明によって工程の増加もなく高電源電圧回路部に十分なラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を得ることができる。

本発明の半導体装置の第１の実施例示す模式的断面図である。本発明の半導体装置の第２の実施例示す模式的断面図である。

符号の説明

１０１Ｐ型のシリコン基板
２０１Ｐウエル領域
２０２Ｎウエル領域
３０１トレンチ分離領域
４０１Ｐ型の高濃度不純物領域からなる多数キャリア捕獲領域
４０２Ｎ型の高濃度不純物領域からなる多数キャリア捕獲領域
４０３Ｎ型の高濃度不純物領域からなる少数キャリア捕獲領域
４０４Ｐ型の高濃度不純物領域からなる少数キャリア捕獲領域
５０１Ｎ型の高濃度不純物領域
５０２Ｐ型の高濃度不純物領域

Claims

高電源電圧回路部と低電源電圧回路部とを同一の半導体基板上に有し、前記高電源電圧回路部および前記低電源電圧回路部における各素子をトレンチ分離領域により素子分離したトレンチ分離構造を有し、前記高電源電圧回路部は、第１導電型の半導体基板上に設けられ、前記第１導電型の半導体基板内に配置された第１のＭＯＳ型トランジスタと、第２導電型のウエル領域と前記ウエル領域内に配置された第２のＭＯＳ型トランジスタとを有する半導体装置であり、前記第１導電型の半導体基板と前記ウエル領域の接合部付近において、前記第１のＭＯＳ型トランジスタよりも前記半導体基板の端部に近い位置および前記第２のＭＯＳ型トランジスタよりも前記ウエル領域の端部に近い位置に、ラッチアップを防止するための多数キャリア捕獲領域および前記少数キャリア捕獲領域をそれぞれ有し、前記少数キャリア領域は前記多数キャリア捕獲領域に比べて、前記半導体基板および第２のウエル領域においてより前記接合部に近い位置に配置されており、前記多数キャリア捕獲領域および前記少数キャリア捕獲領域の深さは、前記トレンチ分離領域の深さよりも深く形成されていることを特徴とする半導体装置。
前記半導体基板内に配置された前記多数キャリア捕獲領域の電位は前記半導体基板と同一の電位に固定されており、前記半導体基板内に配置された前記少数キャリア捕獲領域の電位は前記ウエルと同一の電位に固定されており、前記ウエル内に配置された前記多数キャリア捕獲領域の電位は前記ウエルと同一の電位に固定されており、前記ウエル内に配置された前記少数キャリア捕獲領域の電位は前記半導体基板と同一の電位に固定されていることを特徴とする請求項１記載の半導体装置。
高電源電圧回路部と低電源電圧回路部とを同一の半導体基板上に有し、前記高電源電圧回路部および前記低電源電圧回路部における各素子をトレンチ分離領域により素子分離したトレンチ分離構造を有し、前記高電源電圧回路部は、第１導電型の半導体基板上に設けられ、第１導電型の第１ウエル領域と前記第１ウエル領域内に配置された第１のＭＯＳ型トランジスタと、第２導電型の第２ウエル領域と前記第２ウエル領域内に配置された第２のＭＯＳ型トランジスタとを有する半導体装置であり、前記第１ウエル領域と前記第２ウエル領域の接合部付近において、前記第１のＭＯＳ型トランジスタよりも前記第１ウエル領域の端部に近い位置および前記第２のＭＯＳ型トランジスタよりも前記第２ウエル領域の端部に近い位置に、ラッチアップを防止するための多数キャリア捕獲領域および前記少数キャリア捕獲領域をそれぞれ有し、前記少数キャリア領域は前記多数キャリア捕獲領域に比べて、より前記第１あるいは第２のウエル領域の端部に近い位置に配置されており、前記多数キャリア捕獲領域および前記少数キャリア捕獲領域の深さは、前記トレンチ分離領域の深さよりも深く形成されていることを特徴とする半導体装置。
前記第１ウエル内に配置された前記多数キャリア捕獲領域の電位は前記第１ウエルと同一の電位に固定されており、前記第１ウエル内に配置された前記少数キャリア捕獲領域の電位は前記第２ウエルと同一の電位に固定されており、前記第２ウエル内に配置された前記多数キャリア捕獲領域の電位は前記第２ウエルと同一の電位に固定されており、前記第２ウエル内に配置された前記少数キャリア捕獲領域の電位は前記第１ウエルと同一の電位に固定されていることを特徴とする請求項３記載の半導体装置。
前記高電源電圧回路部内に形成された前記多数キャリア捕獲領域および前記少数キャリア捕獲領域は、前記高電源電圧回路部に配置された前記第１のＭＯＳ型トランジスタのソースもしくはドレイン領域および前記第２のＭＯＳ型トランジスタのソースもしくはドレイン領域と同一の拡散層にて形成されていることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。