JPS5886759A - Ｃｍｏｓｉｃ用保護回路 - Google Patents
Ｃｍｏｓｉｃ用保護回路Info
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- JPS5886759A JPS5886759A JP56184375A JP18437581A JPS5886759A JP S5886759 A JPS5886759 A JP S5886759A JP 56184375 A JP56184375 A JP 56184375A JP 18437581 A JP18437581 A JP 18437581A JP S5886759 A JPS5886759 A JP S5886759A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明ｉｉ、ＭＯ８型の集積−＠（ＩＣ）に多く見受
けられるランチアップ（過大の電源電流が流れはなしに
なシ、正常動作不能またはＩＣ自身の破壊に至る＃を赦
）に対して保＠を行うようにしたＣＭ（ＪＳ ＩＣ用保
映回路に−し、特に、ＩＣチツｌの内部に一率に内蔵さ
せることができて、ラッチアツノ耐ｋを大輪に改譬でき
るようにしたものである。
けられるランチアップ（過大の電源電流が流れはなしに
なシ、正常動作不能またはＩＣ自身の破壊に至る＃を赦
）に対して保＠を行うようにしたＣＭ（ＪＳ ＩＣ用保
映回路に−し、特に、ＩＣチツｌの内部に一率に内蔵さ
せることができて、ラッチアツノ耐ｋを大輪に改譬でき
るようにしたものである。
ラッチアンプ塊成は、ＭＯＳ型のＩＣ，％に、ＣＭＵｓ
型ＩＣに多く見受けられるもので、ＩＣが動作中に入力
ノイズなどにょシ異常状態となり、場合によっては破壊
してしまうために、ＩＣのメーカも、またユーザも棟々
の設計的なＥＥ意を払う必賢があり、不便であった。
型ＩＣに多く見受けられるもので、ＩＣが動作中に入力
ノイズなどにょシ異常状態となり、場合によっては破壊
してしまうために、ＩＣのメーカも、またユーザも棟々
の設計的なＥＥ意を払う必賢があり、不便であった。
従来の代表的なＣＭＵＳインバータ（ロ）路を第２図に
示し、また、ＩＣＣタッグ基本的な内部構造図（断１図
）を第１図に示す。第２図のＣＭＯＳインバーター路に
おけるＮチャンネル型トラ／ノスタ２２は第１図におい
ては′、１〜７で示されている部分に相当し、また、Ｐ
チャンネル型トランジスタ２１は第１図においては、ｌ
ｌ−１６で図示されている部分にそれぞれ相当している
。
示し、また、ＩＣＣタッグ基本的な内部構造図（断１図
）を第１図に示す。第２図のＣＭＯＳインバーター路に
おけるＮチャンネル型トラ／ノスタ２２は第１図におい
ては′、１〜７で示されている部分に相当し、また、Ｐ
チャンネル型トランジスタ２１は第１図においては、ｌ
ｌ−１６で図示されている部分にそれぞれ相当している
。
Ｎチャンネル型トランジスタ２２０部分においては、Ｎ
拡散層５がソース、Ｎ＋拡散層６がド十 レインＤ、全編電極２かケ゛−）Ｇでろυ、ソースは引
出リードｌにより通常は低電位ｑへＤに接続されている
。
拡散層５がソース、Ｎ＋拡散層６がド十 レインＤ、全編電極２かケ゛−）Ｇでろυ、ソースは引
出リードｌにより通常は低電位ｑへＤに接続されている
。
逢た、Ｐチャンネル型トランジスタ２１の部分において
は ｐＴ拡散層１５がソース、Ｐ＋拡散ｌ曽１４がドレ
インＤ１金Ｍｉ！極１２がゲートＧでめ９、ソースは引
出リード１３によｐ通常は正電源ＶＤＤに接続されてい
る。
は ｐＴ拡散層１５がソース、Ｐ＋拡散ｌ曽１４がドレ
インＤ１金Ｍｉ！極１２がゲートＧでめ９、ソースは引
出リード１３によｐ通常は正電源ＶＤＤに接続されてい
る。
なお、第１図における抵抗８と１７は寄生的な抵抗であ
り、抵抗８はＰ−ウェル拡散層７の内部における横力向
の拡シ抵抗である。また、抵抗１７はＮ基板９の内部に
おける横方向の拡シ抵抗であり、でれそれ通常のＭ Ｕ
Ｓ型ＩＣにおいては、大かれ少なかれ避けることので
きないものである。
り、抵抗８はＰ−ウェル拡散層７の内部における横力向
の拡シ抵抗である。また、抵抗１７はＮ基板９の内部に
おける横方向の拡シ抵抗であり、でれそれ通常のＭ Ｕ
Ｓ型ＩＣにおいては、大かれ少なかれ避けることので
きないものである。
一方、第３図は第１囚におけるＰチャンネル型ト２ンソ
スタ部分を入力保護抵抗に置き換えたものであり、Ｐ＋
拡散層３５が＠２図における入力ダート保護抵抗２３に
相当している。
スタ部分を入力保護抵抗に置き換えたものであり、Ｐ＋
拡散層３５が＠２図における入力ダート保護抵抗２３に
相当している。
次に、上記の通常ＣＭＯ８ＩＣの基本構造において、シ
ソテアツノ現象を説す」する。第３図にあ・けるＩＣが
動作中においても、もし入力ＩＮより止％ ＠ ＶＤＤ
以上の過大な正極ノイズが印加塾れｆ（場合、Ｐ＋拡散
層３１−Ｎ基板３９間のＰへ接合が順方向となるため、
Ｐ＋拡散層３１よシＮ参板３９内部に対し、止孔（以−
ト、ホールと太う）が注入される。この注入されたホー
ルは便宜上３０および３８に示す小丸で図示されている
。
ソテアツノ現象を説す」する。第３図にあ・けるＩＣが
動作中においても、もし入力ＩＮより止％ ＠ ＶＤＤ
以上の過大な正極ノイズが印加塾れｆ（場合、Ｐ＋拡散
層３１−Ｎ基板３９間のＰへ接合が順方向となるため、
Ｐ＋拡散層３１よシＮ参板３９内部に対し、止孔（以−
ト、ホールと太う）が注入される。この注入されたホー
ルは便宜上３０および３８に示す小丸で図示されている
。
ホール３８は正電源ｖＤＤＯ１ｌＩＫ流れる一流成分を
ボし、ランチアップには無関係であり、ホール３゜はＧ
ＮＤ亀位にあるＰ−ウェル拡散層３７に１０」けて流れ
る奄ηＬ成分を示している３、このホール３゜ｔゴＰ−
ウェル拡散層３７に到達した後はＰ＋拡散ｌ曽３４に向
けて流れ、ＧＮＤ−極側に流れ出す。
ボし、ランチアップには無関係であり、ホール３゜はＧ
ＮＤ亀位にあるＰ−ウェル拡散層３７に１０」けて流れ
る奄ηＬ成分を示している３、このホール３゜ｔゴＰ−
ウェル拡散層３７に到達した後はＰ＋拡散ｌ曽３４に向
けて流れ、ＧＮＤ−極側に流れ出す。
このとき、を生的な抵抗８全通して電流がｌ／ｉＬｔす
るから、Ｎ＋拡敢１輪３５−Ｐ−ウェル拡散層３７…」
のＰＮ接合が１１バイアスとな凱 Ｎ＋拡散１に３５ま
たは３６を通過して、ＱＮＤ４極Ｔｈ ｔｉｃ Ｕ＋＋
―れる一流成分も存在する。
るから、Ｎ＋拡敢１輪３５−Ｐ−ウェル拡散層３７…」
のＰＮ接合が１１バイアスとな凱 Ｎ＋拡散１に３５ま
たは３６を通過して、ＱＮＤ４極Ｔｈ ｔｉｃ Ｕ＋＋
―れる一流成分も存在する。
したがって、このホール３０の一流の経略はＰ＋拡散７
１３１−Ｎ基板３９−Ｐ−ウェル拡散層３７−Ｎ＋拡散
層３５となシ、結果として、サイリスタ構造ＰＮ ＰＮ
を形成しているので、一般的にトリガ栄件が満たされる
と、碑通し続けることになってしまう。
１３１−Ｎ基板３９−Ｐ−ウェル拡散層３７−Ｎ＋拡散
層３５となシ、結果として、サイリスタ構造ＰＮ ＰＮ
を形成しているので、一般的にトリガ栄件が満たされる
と、碑通し続けることになってしまう。
また、オンしたときは入力ｌＮ５ＩＩＩからのホールの
注入が途絶えたとしても、Ｐ＋拡散層３１の近辺にレイ
アウトされたｍ１図におけるいくつかのＰチャンネル型
トランジスタ部分などと経由しで、サイリスタ構造かメ
ン状態を保持して異常動作から抜は出すことができない
。
注入が途絶えたとしても、Ｐ＋拡散層３１の近辺にレイ
アウトされたｍ１図におけるいくつかのＰチャンネル型
トランジスタ部分などと経由しで、サイリスタ構造かメ
ン状態を保持して異常動作から抜は出すことができない
。
上ａｅの説明において使用したサイリスタ構造を第４図
（ａ）に示す。この第４図（ａ）において、８．１７は
でれそれ第１図にて下した畜生的な抵抗８，１７に相当
する。１して、オン、のときは矢印ＡＩにて示す一流が
正電源ＶＤＤからＧＮＩ）に向けて流れ続りることにな
シ、このような状態を呈することをラッチアップと称し
ている。
（ａ）に示す。この第４図（ａ）において、８．１７は
でれそれ第１図にて下した畜生的な抵抗８，１７に相当
する。１して、オン、のときは矢印ＡＩにて示す一流が
正電源ＶＤＤからＧＮＩ）に向けて流れ続りることにな
シ、このような状態を呈することをラッチアップと称し
ている。
上記でれ、便宜上、入力側からの正極ノイズ、がトリガ
して、ラツチアツｆ’ｚ引き起こす場合全説明したがチ
ップ内部のサイリスタ構造をオントリガする歎因ならイ
ロ」でも結果は同じでめシ、トリガ原因は入力ノイズの
他、出力ノイズなど、また、正極、負極などである場合
もめる。
して、ラツチアツｆ’ｚ引き起こす場合全説明したがチ
ップ内部のサイリスタ構造をオントリガする歎因ならイ
ロ」でも結果は同じでめシ、トリガ原因は入力ノイズの
他、出力ノイズなど、また、正極、負極などである場合
もめる。
ラッチアップ耐蓋（ＩＣの入力または出力に印）Ｊｕ
烙れるラッチアンプを引き起こす臨界の電圧葦たは電流
の１直）を向上させるべく、従来考慮されている方法を
以下に示す。
烙れるラッチアンプを引き起こす臨界の電圧葦たは電流
の１直）を向上させるべく、従来考慮されている方法を
以下に示す。
＋１１、Ｐ−ウェル拡散層３７の外周上筐たは外周に止
った内側にＰ＋拡散のガートバンドＱＢを設ける（第５
図）。
った内側にＰ＋拡散のガートバンドＱＢを設ける（第５
図）。
（２）、Ｐ−ウェル拡散ｗＩ３７の外側にあるＰ＋拡散
層を用いた素子群をＰ−ウェル拡散層の端より十分引き
離す。
層を用いた素子群をＰ−ウェル拡散層の端より十分引き
離す。
これらの方法はいずれもサイリスタのトリガ亀圧を大に
することができて、ラツテアッグ耐に′ｆｔ向上させる
ことができるが、実用上十分な効果をもたらすとは致い
難い。すなわち、上記（１）項の場合には、抵抗８（奇
生抵抗）上手にして、ホール３０がｕＮＤ電極にηしれ
るときのＮ＋拡散層３５−Ｐ−ウェル拡散層３７向の接
合か順バイアスされるのを防ぐ効果がめるか、ガートバ
ンドＧＢの帯１鴫紫あまり太くすると、チップサイズが
大きくなって、駐給的に引き会わないため、抵抗８（を
生抵ｋ）の１肚を大＋１Ｊに小さくすることｔＩｉ難、
しい。
することができて、ラツテアッグ耐に′ｆｔ向上させる
ことができるが、実用上十分な効果をもたらすとは致い
難い。すなわち、上記（１）項の場合には、抵抗８（奇
生抵抗）上手にして、ホール３０がｕＮＤ電極にηしれ
るときのＮ＋拡散層３５−Ｐ−ウェル拡散層３７向の接
合か順バイアスされるのを防ぐ効果がめるか、ガートバ
ンドＧＢの帯１鴫紫あまり太くすると、チップサイズが
大きくなって、駐給的に引き会わないため、抵抗８（を
生抵ｋ）の１肚を大＋１Ｊに小さくすることｔＩｉ難、
しい。
また、カー、チップサイズの触性を払って実行したとし
ても、ガートバンドＧＢの真下のＰ−ウェル拡散層内を
通過してしまうホールを完全に防ぐことはできない。
ても、ガートバンドＧＢの真下のＰ−ウェル拡散層内を
通過してしまうホールを完全に防ぐことはできない。
さらに、上記（２）項においても、引き醸す距離は経済
的なチップサイズから制限を受けるために、十分大きく
とることほやはシ難しい。
的なチップサイズから制限を受けるために、十分大きく
とることほやはシ難しい。
この発明は、上記従来の欠点奮除云するためになされ／
こもので、経済性を損わずかつ従来以上１１Ｃ輪実にラ
ツチアツ７′耐ｉＩｔ′ヲ向上させることかでさ、保護
回路として来由に供することのできるＣＭ（ＪＳＩＣ川
保禮用ＩＧ６を提供すること全目的とする。
こもので、経済性を損わずかつ従来以上１１Ｃ輪実にラ
ツチアツ７′耐ｉＩｔ′ヲ向上させることかでさ、保護
回路として来由に供することのできるＣＭ（ＪＳＩＣ川
保禮用ＩＧ６を提供すること全目的とする。
以下、この発明のＣＭＯ８ＩＣ川用護［！ｌ！ｌ路の実
施レリについて図（３）に基づ＠読切する。第６図ｔユ
その一実施例の平四図であり、第７図はでの一実施例の
ＩＣチッグの−ｒ面図である。
施レリについて図（３）に基づ＠読切する。第６図ｔユ
その一実施例の平四図であり、第７図はでの一実施例の
ＩＣチッグの−ｒ面図である。
まず、第６図において、Ｐ−ウェル拡散層６２の瞬接し
た周辺に、このＰ−ウェル拡散層６２と同時に杉成され
た同極のＰ−拡散層６１を収け、Ｐ−拡散層６１がＰ−
ウェル拡散層６２を城９囲むように白し−したことに’
ｌ’ｌ！＋−徴を有する。
た周辺に、このＰ−ウェル拡散層６２と同時に杉成され
た同極のＰ−拡散層６１を収け、Ｐ−拡散層６１がＰ−
ウェル拡散層６２を城９囲むように白し−したことに’
ｌ’ｌ！＋−徴を有する。
新しく設けたＰ−拡散層６１はＰ−ウェル拡散層６２の
ガートバンドとして効果的であることを第７図を用いて
巳明する。なお、この第６図はＩＣＣチラノ中にＰ″″
ウェル拡散層６２が１ （１６１める場合でボしである
が、複数個ある場合も岡じてるる。
ガートバンドとして効果的であることを第７図を用いて
巳明する。なお、この第６図はＩＣＣチラノ中にＰ″″
ウェル拡散層６２が１ （１６１める場合でボしである
が、複数個ある場合も岡じてるる。
さて、第７図において、入力■へに止憧ノイズが印加さ
れたときは、第３図において同様の成用ｔしたときのよ
うに、ホール７０が注入されるが、Ｐ−ウェル拡散層７
７ａの周囲にめる。ＧＮＤｋ位に接ゎ、されたＰ−拡散
層７７１）に先に捕獲されるために、Ｐ−ウェル拡散層
７７ａには到達しない。
れたときは、第３図において同様の成用ｔしたときのよ
うに、ホール７０が注入されるが、Ｐ−ウェル拡散層７
７ａの周囲にめる。ＧＮＤｋ位に接ゎ、されたＰ−拡散
層７７１）に先に捕獲されるために、Ｐ−ウェル拡散層
７７ａには到達しない。
これは、Ｐ″″拡散〜７７ｉ）の電位が低電位でホール
が引き寄せられ易いとともに、Ｐ−拡散層７７ｉ）の拡
散の深きがＰ−ウェル拡散層７７ａと同時に実施される
深い拡散であるために、確実に捕獲されることを意味し
１いる。
が引き寄せられ易いとともに、Ｐ−拡散層７７ｉ）の拡
散の深きがＰ−ウェル拡散層７７ａと同時に実施される
深い拡散であるために、確実に捕獲されることを意味し
１いる。
このことは等価回路として、第４図（ｂ）に示ちれるよ
うに、ＰＮＰ）ランノスタ４１のコレクタ（Ｐ−）の一
端を接地するものであり、もはやサイリスタ動作は引き
起こされないことが明白である。
うに、ＰＮＰ）ランノスタ４１のコレクタ（Ｐ−）の一
端を接地するものであり、もはやサイリスタ動作は引き
起こされないことが明白である。
したかつて、ランチアップ針鼠は著しく抜書できる。
加えて、ガートバンド６１の拡散層はサーヅ電流の一部
をＧＮＤ篭極に九丁たけでよいので、実用上敷ミクロン
メータでよいため、チップサイズのれ槍性を畑うことは
ない。擾だ、Ｐ−拡散−６１の横方向抵抗を芒らに引き
下けるため、また、刈−ミンクコンタクト′？！：杉成
するために、Ｐ〜拡散層６１の上にＰ＋拡畝をオーバラ
ップさせたり、金輌配紛をコンタクトさせるととれ、こ
の効果をさらに増大させるものである。
をＧＮＤ篭極に九丁たけでよいので、実用上敷ミクロン
メータでよいため、チップサイズのれ槍性を畑うことは
ない。擾だ、Ｐ−拡散−６１の横方向抵抗を芒らに引き
下けるため、また、刈−ミンクコンタクト′？！：杉成
するために、Ｐ〜拡散層６１の上にＰ＋拡畝をオーバラ
ップさせたり、金輌配紛をコンタクトさせるととれ、こ
の効果をさらに増大させるものである。
さらに、Ｐ−拡散層６１は本来のＰ−ウェル拡散層６２
と同時に実行できるため、従来からのウエノープロセス
エ根′ｌ！−例ら増大はせることがなく、製造コストに
悪い影餐を及はすことがない利点をもっている。
と同時に実行できるため、従来からのウエノープロセス
エ根′ｌ！−例ら増大はせることがなく、製造コストに
悪い影餐を及はすことがない利点をもっている。
なお、第７図にお１ける７８は第３図のホール３８に対
応するホールであシ、７５は第３図の戸拡散層３１に対
応するＰ＋拡散Ｊｉｌ示し、■へは入力、ＶＤＤは正電
源である。
応するホールであシ、７５は第３図の戸拡散層３１に対
応するＰ＋拡散Ｊｉｌ示し、■へは入力、ＶＤＤは正電
源である。
第８図（ｂ）はこの発明の第２の実施例の千■図であり
、第２図における入力ブート保−抵に２３のＩＣチップ
内におけるノ母ターン構造図であり、従来の場合の第８
図（ａ）に対応して示したものである。
、第２図における入力ブート保−抵に２３のＩＣチップ
内におけるノ母ターン構造図であり、従来の場合の第８
図（ａ）に対応して示したものである。
この第８図（ｂ）はこの発明の原理にもとづき、Ｐ−の
ガートバンドを付加した実施例である。
ガートバンドを付加した実施例である。
第８図（ａＪ ％第８図（ｂ）は同一部分に同一符号が
刺されており、両図におけるＰ＋拡散階による抵＃Ｊ１
゜都、８２１Ｎ ＋拡散層によ＃）Ｎ型基板表向の極性
反転ｔ−防止するためのチャンネルストツノｆ都である
。通常紘このチャンネルストッパ部８２は正電位ＶＤｐ
Ｋｍ＆されている。以上までの部分は従来と同体である
。
刺されており、両図におけるＰ＋拡散階による抵＃Ｊ１
゜都、８２１Ｎ ＋拡散層によ＃）Ｎ型基板表向の極性
反転ｔ−防止するためのチャンネルストツノｆ都である
。通常紘このチャンネルストッパ部８２は正電位ＶＤｐ
Ｋｍ＆されている。以上までの部分は従来と同体である
。
しかし、第８図（ｂ）に不すこの発明の場合線、第８図
（ａ）に示す従来よシ実施されている構造に、さらにＰ
−拡散層によるガードパント８３ｔ−全ｍｔｔｃワたっ
て付加している。ただし、点線で示すように、ガードパ
ント８３の一部奮鳴略してもよい場合もりる。そして、
このガートバンド８３は低１を位（ＧＮＩ））卸に接続
する。
（ａ）に示す従来よシ実施されている構造に、さらにＰ
−拡散層によるガードパント８３ｔ−全ｍｔｔｃワたっ
て付加している。ただし、点線で示すように、ガードパ
ント８３の一部奮鳴略してもよい場合もりる。そして、
このガートバンド８３は低１を位（ＧＮＩ））卸に接続
する。
このように、ガードパント８３を設けることにより、第
７図におけるＰ−拡散層７７ｂと同じ効果が得られ、入
力ブート保禮抵抗部より注入されるホールが本来のＰ−
ウェル拡散層（第６図における６２で示す部分など）に
到達するのを防止する。
７図におけるＰ−拡散層７７ｂと同じ効果が得られ、入
力ブート保禮抵抗部より注入されるホールが本来のＰ−
ウェル拡散層（第６図における６２で示す部分など）に
到達するのを防止する。
したがって、入力■へからサージが入って、ＩＣかシツ
チアッグナ心のを防ぐことができる。また、−接した入
力保−抵抗同土間′の相互−接効呆（もれ屯ｔＡｃなと
）ｔ−シゃ断することもでき、−石二鳥の幼果が侍られ
る。
チアッグナ心のを防ぐことができる。また、−接した入
力保−抵抗同土間′の相互−接効呆（もれ屯ｔＡｃなと
）ｔ−シゃ断することもでき、−石二鳥の幼果が侍られ
る。
なお、隣接した入力ダート保護抵抗かないＳ分や同い合
ったＰ−ウェル拡散層かない部分のガートバンド８３ｖ
こづいては、その−％ ＠ Ｐ５’Ｊ除しでも効果ｆ（
は変わり線ない。
ったＰ−ウェル拡散層かない部分のガートバンド８３ｖ
こづいては、その−％ ＠ Ｐ５’Ｊ除しでも効果ｆ（
は変わり線ない。
以上のように、この発明のＣＭＵＳ ＩＣ川用副回路に
よれは、Ｍ（Ｊ８ ）ランジスタを形成するＰ型つェル
拡畝−全包囲するようにしてこのＰ型ウェル拡散−に−
接してそれと同じ等電型の拡散層によるガートバンドを
形成し、このガートバンドを低１ｋＬ位−詠餉に徽枕す
るようにし、また、ＣＭ（Ｊ８インバータの入力ダート
保護抵抗り周囲に形成したナヤン不ルストツパのさらに
外７１！ｉ１曲に入力ブート保ｌｄｌ抵抗の拡散層とは
反対の′＃ｔ４型の拡散層によるガートバンドを形成す
るようにしたので、通富のＣＭＵＳ ＩＣに応用して経
済性を損わすにテングアラグ特性を改善することができ
、保護回路として著しい効果を発葎することができる。
よれは、Ｍ（Ｊ８ ）ランジスタを形成するＰ型つェル
拡畝−全包囲するようにしてこのＰ型ウェル拡散−に−
接してそれと同じ等電型の拡散層によるガートバンドを
形成し、このガートバンドを低１ｋＬ位−詠餉に徽枕す
るようにし、また、ＣＭ（Ｊ８インバータの入力ダート
保護抵抗り周囲に形成したナヤン不ルストツパのさらに
外７１！ｉ１曲に入力ブート保ｌｄｌ抵抗の拡散層とは
反対の′＃ｔ４型の拡散層によるガートバンドを形成す
るようにしたので、通富のＣＭＵＳ ＩＣに応用して経
済性を損わすにテングアラグ特性を改善することができ
、保護回路として著しい効果を発葎することができる。
第１図は従来のＣＭ（ＪＳ型ＩＣチップの基本的な内部
構造を示す断面図、第２図は従来のＣＭＯＳインバータ
回路を示す回路図、第３図は第１図のＣＭＵＳ型ＩＣテ
ツノにおけるＰチャンネルト２ンヅスタ廊分を入力ダー
ト保護抵抗に置き換えた析出１図、Ｔｈ ４ ＩＩ （
ａ）は第１図のＭＵ ８ ｐ Ｉ Ｃチップにおけるサ
イリスタ構造として作動する状態を示す等価回路図、第
４図（ｂ）はこの発明のＣＭＵＳ ＩＣ用保禮回路によ
るＣＭＯ８型Ｏ８テップがサイリスタ動作を起こざなく
なる状態全ＨＲ，明するための等価回路図、第５図は従
来のＣＭＵＳ ＩＣチップにおいてラツテアツノ耐ｋを
向上させるためにガートバンドをＰ−ウェル拡散−〇外
絢に設けた状悲をボす平…」図、第６図はこの発明のＣ
ＭＵＳＩＣＨｊ保護回路の−実り例の平面図、第７図１
この発ψＪＯＣＭＵＳＩＣ用保−回路を過用したＣＭＯ
８ｆｉ、 Ｉ Ｃチップの−「面図、第８図（ａ）は第
２図のＣＭＯＳインバータ回路の入力ブート保謙抵抗の
ＩＣチップ内におけるパターンｍ＊を示す図、第８１Ｎ
（ｂＪはこの発明のＣＭＵＳ ＩＣ川用−１（ロ）路
の第２の夾ｈレリにおけるＩＣチップ内の保護回路のパ
ターン構造を示す図である。 ６１・・・Ｐ−拡散層、６２・・・Ｐ″″ウェル拡散拡
散７０゜７８・・・ホール、７５・・・Ｐ＋拡散層、７
７ａ・・・Ｐ−ウェル拡散１−１７７ｂ・・・Ｐ″″″
拡散８１・・・抵抗都、８２・・・チャンネルストッパ
、８３・・・ガートバンド、。 特許出願人 沖−気工業株式公社 牙 ８ 閂 手続補正書 昭和５７年４月７日 特許庁長官島田賽樹 殿 １、事件の表示 昭和５６年 特許 願第 １８４３７５ 号２・発明
の名称 ＣＭＯＢ ＩＣＣ用膜回路 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖電
気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発
）６、補正の対象 明細書の特許請求の範囲、発明の詳細な説明および図面
の簡単な説明の− ７、補正の内容 イ；Ｘ 別紙の通り ７、補正の内容 １）明細書の「２、特許請求の範囲」を別紙の通シ訂正
する。 ２）明細書３頁１９行「大」を「多」と訂正する。 ３）同４頁３行「３５」を「３１」と訂正する。 ４）同４頁７行「おいても」を「おいて」と訂正する。 ５）同５頁１１行「また」を「すなわち」と訂正する。 ６）同５頁１４行「などと」を「などを」と訂正する。 ７）同８頁１２行「６１は」を「６１（これは第７図に
おいてはＰ−拡散層７７ｂに相当する）は」と訂正する
。 ８）向１０頁１１行と１２行の間に下記の文を加入する
。 記 また、第７図による説明は一例として入力に正極ノイズ
が印加された場合であったが。 この発明の効果は入力端子のみならず出力端子にノイズ
などのラッチアップを引起ス要因が印加された場合でも
同様に有効であシ、またノイズの極性も正負両極性に対
し有効である。 ９）同１０頁１９行「おけるＰ＋拡散層」を「おける８
１はＰ＋拡散層」と訂正する。 １０）向１１頁１５行「が本来」を「を捕獲して本来」
と訂正する８ １１）同１２頁５行と６行の間に下記の文を加入する。 記 また、同様に、ガードパンドロ１においても、その一部
において、その外側にトランジスタや抵抗などの素子が
全くない場合は、そのカードバンド６１の一部を削除し
てもこの発明の効果に変わシはない。 １２）ｌ’ｍｔ１ｚ頁１４行「とけ反対の」を［と同じ
１と訂正する。 １３）同１３頁１２行「外周に設けた」を［外周ＫＧつ
た内側に設けた」と訂正する。 １４）同１３頁１８行「おけるパターン」を「おける従
来のパターン」と訂正する。 ２、特許請求の範囲 （１）Ｎチャンネル型ＭＯ８）ランジスタを形成するた
めのＰ型ウェル拡散層に隣接してこのＰ型ウェル拡散層
の周囲を包囲してそれと同導電型の拡散層によるガート
バンドを形成し、このガートバンドを低電位電源側に接
続したことを特徴とするＣＭＯ８ＩＣ用保護回路。 用保饅回路。 路。 用保論回路。
構造を示す断面図、第２図は従来のＣＭＯＳインバータ
回路を示す回路図、第３図は第１図のＣＭＵＳ型ＩＣテ
ツノにおけるＰチャンネルト２ンヅスタ廊分を入力ダー
ト保護抵抗に置き換えた析出１図、Ｔｈ ４ ＩＩ （
ａ）は第１図のＭＵ ８ ｐ Ｉ Ｃチップにおけるサ
イリスタ構造として作動する状態を示す等価回路図、第
４図（ｂ）はこの発明のＣＭＵＳ ＩＣ用保禮回路によ
るＣＭＯ８型Ｏ８テップがサイリスタ動作を起こざなく
なる状態全ＨＲ，明するための等価回路図、第５図は従
来のＣＭＵＳ ＩＣチップにおいてラツテアツノ耐ｋを
向上させるためにガートバンドをＰ−ウェル拡散−〇外
絢に設けた状悲をボす平…」図、第６図はこの発明のＣ
ＭＵＳＩＣＨｊ保護回路の−実り例の平面図、第７図１
この発ψＪＯＣＭＵＳＩＣ用保−回路を過用したＣＭＯ
８ｆｉ、 Ｉ Ｃチップの−「面図、第８図（ａ）は第
２図のＣＭＯＳインバータ回路の入力ブート保謙抵抗の
ＩＣチップ内におけるパターンｍ＊を示す図、第８１Ｎ
（ｂＪはこの発明のＣＭＵＳ ＩＣ川用−１（ロ）路
の第２の夾ｈレリにおけるＩＣチップ内の保護回路のパ
ターン構造を示す図である。 ６１・・・Ｐ−拡散層、６２・・・Ｐ″″ウェル拡散拡
散７０゜７８・・・ホール、７５・・・Ｐ＋拡散層、７
７ａ・・・Ｐ−ウェル拡散１−１７７ｂ・・・Ｐ″″″
拡散８１・・・抵抗都、８２・・・チャンネルストッパ
、８３・・・ガートバンド、。 特許出願人 沖−気工業株式公社 牙 ８ 閂 手続補正書 昭和５７年４月７日 特許庁長官島田賽樹 殿 １、事件の表示 昭和５６年 特許 願第 １８４３７５ 号２・発明
の名称 ＣＭＯＢ ＩＣＣ用膜回路 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖電
気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発
）６、補正の対象 明細書の特許請求の範囲、発明の詳細な説明および図面
の簡単な説明の− ７、補正の内容 イ；Ｘ 別紙の通り ７、補正の内容 １）明細書の「２、特許請求の範囲」を別紙の通シ訂正
する。 ２）明細書３頁１９行「大」を「多」と訂正する。 ３）同４頁３行「３５」を「３１」と訂正する。 ４）同４頁７行「おいても」を「おいて」と訂正する。 ５）同５頁１１行「また」を「すなわち」と訂正する。 ６）同５頁１４行「などと」を「などを」と訂正する。 ７）同８頁１２行「６１は」を「６１（これは第７図に
おいてはＰ−拡散層７７ｂに相当する）は」と訂正する
。 ８）向１０頁１１行と１２行の間に下記の文を加入する
。 記 また、第７図による説明は一例として入力に正極ノイズ
が印加された場合であったが。 この発明の効果は入力端子のみならず出力端子にノイズ
などのラッチアップを引起ス要因が印加された場合でも
同様に有効であシ、またノイズの極性も正負両極性に対
し有効である。 ９）同１０頁１９行「おけるＰ＋拡散層」を「おける８
１はＰ＋拡散層」と訂正する。 １０）向１１頁１５行「が本来」を「を捕獲して本来」
と訂正する８ １１）同１２頁５行と６行の間に下記の文を加入する。 記 また、同様に、ガードパンドロ１においても、その一部
において、その外側にトランジスタや抵抗などの素子が
全くない場合は、そのカードバンド６１の一部を削除し
てもこの発明の効果に変わシはない。 １２）ｌ’ｍｔ１ｚ頁１４行「とけ反対の」を［と同じ
１と訂正する。 １３）同１３頁１２行「外周に設けた」を［外周ＫＧつ
た内側に設けた」と訂正する。 １４）同１３頁１８行「おけるパターン」を「おける従
来のパターン」と訂正する。 ２、特許請求の範囲 （１）Ｎチャンネル型ＭＯ８）ランジスタを形成するた
めのＰ型ウェル拡散層に隣接してこのＰ型ウェル拡散層
の周囲を包囲してそれと同導電型の拡散層によるガート
バンドを形成し、このガートバンドを低電位電源側に接
続したことを特徴とするＣＭＯ８ＩＣ用保護回路。 用保饅回路。 路。 用保論回路。
Claims (1)
- 【特許請求の範囲】 １１１Ｎチャンネル型ＭＯ８）ランソスタを形成するた
めのＰ型りエル拡散層に隣接してこのＰ型ウェル拡散層
の胸囲を包囲してそれと同導電型の拡散−によるガード
パンｒｌ形成し、このガートバンドを低電位電源側に接
続したことｔ％倣とする０ＭＯ８ＩＣ用保−回路。 Ｔ２＋ＣＭＯＳインバータにおける入力ｒ−ト保禮抵抗
としてのＰｌ−拡散層の抵抗部の周囲にＮ＋拡散層によ
るＮ型基板表面の極性反転を防止するためチャンネルス
トッパを設け、Ｐ−ウェル拡散層と同時に上記チャンネ
ルストツノｆの外周にこれを包囲することくにＰ−拡ａ
ｍによるガートバンドを形成したことを特徴とする０Ｍ
Ｏ８１０用保賎回路。 （３）ガートバンドの一部は８１除したことを特徴とす
る特許＃＊求の範囲第２狽配軟のＣＭＯＢ ＩＣ用保１
ｄ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56184375A JPS5886759A (ja) | 1981-11-19 | 1981-11-19 | Ｃｍｏｓｉｃ用保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56184375A JPS5886759A (ja) | 1981-11-19 | 1981-11-19 | Ｃｍｏｓｉｃ用保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5886759A true JPS5886759A (ja) | 1983-05-24 |
Family
ID=16152104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56184375A Pending JPS5886759A (ja) | 1981-11-19 | 1981-11-19 | Ｃｍｏｓｉｃ用保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5886759A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6272157A (ja) * | 1985-09-25 | 1987-04-02 | Seiko Epson Corp | 半導体集積回路 |
| JPH04312968A (ja) * | 1991-03-19 | 1992-11-04 | Mitsubishi Electric Corp | Ｃｍｏｓ半導体集積回路装置 |
| JPH04349661A (ja) * | 1991-05-27 | 1992-12-04 | Toshiba Corp | 半導体装置 |
| US7309898B1 (en) | 2002-05-20 | 2007-12-18 | International Business Machines Corporation | Method and apparatus for providing noise suppression in an integrated circuit |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5098791A (ja) * | 1973-12-27 | 1975-08-06 | ||
| JPS5238890A (en) * | 1975-09-23 | 1977-03-25 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5353279A (en) * | 1976-10-25 | 1978-05-15 | Matsushita Electric Ind Co Ltd | Semiconductor integrating circuit |
| JPS54156491A (en) * | 1978-05-30 | 1979-12-10 | Nec Corp | Complementary field effect semiconductor device |
-
1981
- 1981-11-19 JP JP56184375A patent/JPS5886759A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5098791A (ja) * | 1973-12-27 | 1975-08-06 | ||
| JPS5238890A (en) * | 1975-09-23 | 1977-03-25 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5353279A (en) * | 1976-10-25 | 1978-05-15 | Matsushita Electric Ind Co Ltd | Semiconductor integrating circuit |
| JPS54156491A (en) * | 1978-05-30 | 1979-12-10 | Nec Corp | Complementary field effect semiconductor device |
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| JPS6272157A (ja) * | 1985-09-25 | 1987-04-02 | Seiko Epson Corp | 半導体集積回路 |
| JPH04312968A (ja) * | 1991-03-19 | 1992-11-04 | Mitsubishi Electric Corp | Ｃｍｏｓ半導体集積回路装置 |
| JPH04349661A (ja) * | 1991-05-27 | 1992-12-04 | Toshiba Corp | 半導体装置 |
| US7309898B1 (en) | 2002-05-20 | 2007-12-18 | International Business Machines Corporation | Method and apparatus for providing noise suppression in an integrated circuit |
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