JPS6022365A - トランジスタ装置 - Google Patents
トランジスタ装置Info
- Publication number
- JPS6022365A JPS6022365A JP58131175A JP13117583A JPS6022365A JP S6022365 A JPS6022365 A JP S6022365A JP 58131175 A JP58131175 A JP 58131175A JP 13117583 A JP13117583 A JP 13117583A JP S6022365 A JPS6022365 A JP S6022365A
- Authority
- JP
- Japan
- Prior art keywords
- region
- type semiconductor
- semiconductor region
- type
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000010410 layer Substances 0.000 abstract description 7
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- 239000012535 impurity Substances 0.000 abstract description 2
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- 238000000034 method Methods 0.000 abstract 1
- 230000007704 transition Effects 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はトランジスタ装置に係り、特に、不飽和型Ｐ
ＮＰ型トランジスタ素子に関する。
ＮＰ型トランジスタ素子に関する。
従来のバイポーラ集積回路に用いられるＰＮＰ型トラン
ジスタ素子には、ベースキャパシタが大きい、ベース幅
が厚く広い、飽和領域に入るとストレージタイムが大き
くなる等からスイッチングスピードが遅い欠点がある。
ジスタ素子には、ベースキャパシタが大きい、ベース幅
が厚く広い、飽和領域に入るとストレージタイムが大き
くなる等からスイッチングスピードが遅い欠点がある。
従来のバイポーラ集積回路にはラテラルＰＮＰトランジ
スタと、ＳｕＢ （サブストレー）） ＰＮＰトランジ
スタとがある。ラテラルＰＮＰ ｌ−ランジスクではｈ
ＦＥが２０〜８０、トランジション周波数ｆ、は４ＭＨ
ｒ、、５ｕＢＰＮＰ ）ランジスタではｈＦＥが５０〜
２００、トランジション周波数ｆ丁は４０であるため、
高利得及び高周波特性を要求された場合、５ｕＢＰＮＰ
）ランジスクが有利であるが、５ｕＢＰＮＰ トラン
ジスタにはコレクタが基板電位にクランプされてしまう
欠点がある。最近、この欠点を除いた５ｕＢＰＮＰ）ラ
ンジスクが提案されているが、このものはコレクタと基
板との間の降伏電圧が低く、キャパシタンスが大きい等
の問題がある。
スタと、ＳｕＢ （サブストレー）） ＰＮＰトランジ
スタとがある。ラテラルＰＮＰ ｌ−ランジスクではｈ
ＦＥが２０〜８０、トランジション周波数ｆ、は４ＭＨ
ｒ、、５ｕＢＰＮＰ ）ランジスタではｈＦＥが５０〜
２００、トランジション周波数ｆ丁は４０であるため、
高利得及び高周波特性を要求された場合、５ｕＢＰＮＰ
）ランジスクが有利であるが、５ｕＢＰＮＰ トラン
ジスタにはコレクタが基板電位にクランプされてしまう
欠点がある。最近、この欠点を除いた５ｕＢＰＮＰ）ラ
ンジスクが提案されているが、このものはコレクタと基
板との間の降伏電圧が低く、キャパシタンスが大きい等
の問題がある。
この発明は、縦型のＰＮＰ型トランジスタを形成し、そ
のベースキャパシタとともに、その幅を削減し、スイッ
チングスピードを改善したｌ・ランジスタ装置の提供を
目的とする。
のベースキャパシタとともに、その幅を削減し、スイッ
チングスピードを改善したｌ・ランジスタ装置の提供を
目的とする。
この発明は、半導体領域に形成した第１のＮ型半導体領
域内に第１のＰ型半導体領域を形成し、このＰ型半導体
領域内に第２のＮ型半導体領域を形成し、このＮ型半導
体領域内に第２のＰ型半導体領域を形成し、この第２の
Ｐ型半導体領域と前記第１のＮ型半導体領域を電気的に
短絡したことを特徴とする。
域内に第１のＰ型半導体領域を形成し、このＰ型半導体
領域内に第２のＮ型半導体領域を形成し、このＮ型半導
体領域内に第２のＰ型半導体領域を形成し、この第２の
Ｐ型半導体領域と前記第１のＮ型半導体領域を電気的に
短絡したことを特徴とする。
以下、この発明を図面に示した実施例を参照して詳細に
説明する。
説明する。
第１図及び第２図はこの発明のトランジスタ装置の実施
例を示し、第１図はその構成、第２図はその等価回路を
示している。図において、Ｐ型の半導体基板２の表面層
にはＮ＋型の埋込み層４を形成した後、Ｎ型のエピタキ
シャル層が形成され、このエピタキシャル層は分離領域
６で区画分離され、第１のＮ型半導体領域８が形成され
ている。
例を示し、第１図はその構成、第２図はその等価回路を
示している。図において、Ｐ型の半導体基板２の表面層
にはＮ＋型の埋込み層４を形成した後、Ｎ型のエピタキ
シャル層が形成され、このエピタキシャル層は分離領域
６で区画分離され、第１のＮ型半導体領域８が形成され
ている。
このＮ型半導体領域８の内部には第１のＰ型半導体領域
１０が形成され、このＰ型半導体領域１０には第２のＮ
型半導体領域１２が形成され、このＮ型半導体領域１２
の内部には不純物濃度の高い（Ｐ＋）第２のＰ型半導体
領域１４が形成されている。また、第１及び第２のＮ型
半導体領域８．１２には電極を取出すためにＮ＋領域１
６．１８が個別に形成されている。
１０が形成され、このＰ型半導体領域１０には第２のＮ
型半導体領域１２が形成され、このＮ型半導体領域１２
の内部には不純物濃度の高い（Ｐ＋）第２のＰ型半導体
領域１４が形成されている。また、第１及び第２のＮ型
半導体領域８．１２には電極を取出すためにＮ＋領域１
６．１８が個別に形成されている。
そして、第２のＰ型半導体領域１４にはエミッタ電極２
０、第２のＮ型半導体領域１２にばベース電極２２、第
１のＰ型半導体領域１０にはコレクタ電極２４、第１の
Ｎ型半導体領域８には電極２６及び分離領域６には基準
電位点（ＧＮＤ）電極２８がそれぞれ形成され、工＜
７タ電極２０と電極２６とは電気的に短絡されている。
０、第２のＮ型半導体領域１２にばベース電極２２、第
１のＰ型半導体領域１０にはコレクタ電極２４、第１の
Ｎ型半導体領域８には電極２６及び分離領域６には基準
電位点（ＧＮＤ）電極２８がそれぞれ形成され、工＜
７タ電極２０と電極２６とは電気的に短絡されている。
′第２図に示すように、このトランジスタ装置には、
第２のＰ型半導体領域１４、第２のＮ型半導体領域１２
及び第１のＰ型半導体領域ｌＯから成るＰＮＰ接合によ
ってＰＮＰ型の第１のトランジスタ３０が形成され、第
２のＮ型半導体領域１２、第１のＰ型半導体領域■０及
び第１のＮ型半導体領域８から成るＮＰＮ接合によって
ＮＰＮ型の第２のトランジスタ３２が形成されている。
第２のＰ型半導体領域１４、第２のＮ型半導体領域１２
及び第１のＰ型半導体領域ｌＯから成るＰＮＰ接合によ
ってＰＮＰ型の第１のトランジスタ３０が形成され、第
２のＮ型半導体領域１２、第１のＰ型半導体領域■０及
び第１のＮ型半導体領域８から成るＮＰＮ接合によって
ＮＰＮ型の第２のトランジスタ３２が形成されている。
また、第１のＰ型半導体領域ＩＯ１第１−のＮ型半導体
領域８及びＰ型半導体領域の分離領域６から成るＰＮＰ
接合によってＰＮＰ型の第３のトランジスタ３４が形成
されている。そして、エミッタ電極２０及び電極２６間
は短絡され、電極２８は基準電位点即ち接地等によって
最も低い電位に接続されている。
領域８及びＰ型半導体領域の分離領域６から成るＰＮＰ
接合によってＰＮＰ型の第３のトランジスタ３４が形成
されている。そして、エミッタ電極２０及び電極２６間
は短絡され、電極２８は基準電位点即ち接地等によって
最も低い電位に接続されている。
このような構成によれば、第１のＰ型半導体領域１０で
形成されるコレクタ領域で、第２のＰ型半導体領域１４
から成るエミック領域をその周辺及び底部を完全に包囲
することができる。この結果、ベースキャパシタの低減
化とともに、ベース幅を薄くでき、トランジション周波
数１丁を改善することができる。即ち、従来素子のよう
なベースキャパシタの充放電に伴うスイッチング速度の
低下を防止することができる。
形成されるコレクタ領域で、第２のＰ型半導体領域１４
から成るエミック領域をその周辺及び底部を完全に包囲
することができる。この結果、ベースキャパシタの低減
化とともに、ベース幅を薄くでき、トランジション周波
数１丁を改善することができる。即ち、従来素子のよう
なベースキャパシタの充放電に伴うスイッチング速度の
低下を防止することができる。
また、エミッタ電極２０と電極シロが短絡されているた
め、トランジスタ３０が飽和領域に入るとき、トランジ
スタ３２が導通し、そのコレクタからエミッタに電流が
流れることから、トランジスタ３０の飽和領域への突入
を阻止し、トランジスタ３０は常に飽和領域への移行を
防止することができる。この結果、過剰なキャリアの注
入を抑えることができ、ストレージタイムを短縮し、ス
イッチングスピードを改善することができる。
め、トランジスタ３０が飽和領域に入るとき、トランジ
スタ３２が導通し、そのコレクタからエミッタに電流が
流れることから、トランジスタ３０の飽和領域への突入
を阻止し、トランジスタ３０は常に飽和領域への移行を
防止することができる。この結果、過剰なキャリアの注
入を抑えることができ、ストレージタイムを短縮し、ス
イッチングスピードを改善することができる。
さらに、トランジスタ３０のコレクタに接続されたトラ
ンジスタ３４は、そのベースが高電位側に接続され、ト
ランジスタ３０が動作状態にあるとき、常に不導通状態
となるため、トランジスタ３０のコレクタは常に基板電
位（ＧＮＤ）から浮いた状態に維持される。このように
コレクタ電位が基板電位より浮いた状態にあるため、従
来めようにクランプされることがなく、回路使用上の制
約が無くなる利点がある。
ンジスタ３４は、そのベースが高電位側に接続され、ト
ランジスタ３０が動作状態にあるとき、常に不導通状態
となるため、トランジスタ３０のコレクタは常に基板電
位（ＧＮＤ）から浮いた状態に維持される。このように
コレクタ電位が基板電位より浮いた状態にあるため、従
来めようにクランプされることがなく、回路使用上の制
約が無くなる利点がある。
しかも、このような構成によれば、高い電流増幅率を得
ることができ、スイッチング素子の他、高利得の増幅素
子としても用いることができる。
ることができ、スイッチング素子の他、高利得の増幅素
子としても用いることができる。
以上説明したようにこの発明によれば、そのベースキャ
パシタの削減とともに、その幅を削減し、飽和領域への
突入を防止でき、スイッチングスピードを改善すること
ができる。
パシタの削減とともに、その幅を削減し、飽和領域への
突入を防止でき、スイッチングスピードを改善すること
ができる。
第１図はこの発明のトランジスタ装置の実施例を示す構
成説明図、第２図はその等価回路を示す回路図である。 ２・・・半導体基板、８・・・第１のＮ型半導体領域、
１０・・・第１のＰ型半導体領域、１２・・・第２のＮ
型半導体領域、１４・・・第２のＰ型半導体領域。 手続補正書 １．事件の表示 昭和５８年特許願第１３１１７５号 ２、発明の名称 トランジスタ装置 ３、補正をする者 事件との関係 特許出願人 住 所 京都市右京区西院溝崎町２１番地名称ローム株
式会社 代表者 佐 藤 研 −部 ４、代理人〒１６７ 住 所 東京都杉並区天沼三丁目２番２号荻窪勧業ビル
２階 ６、補正の対象 明細書の発明の詳細な説明の欄 明細書第２頁第６行のｒ４０である」をｒ４０Ｍ Ｈｚ
である」に補正する。 以上
成説明図、第２図はその等価回路を示す回路図である。 ２・・・半導体基板、８・・・第１のＮ型半導体領域、
１０・・・第１のＰ型半導体領域、１２・・・第２のＮ
型半導体領域、１４・・・第２のＰ型半導体領域。 手続補正書 １．事件の表示 昭和５８年特許願第１３１１７５号 ２、発明の名称 トランジスタ装置 ３、補正をする者 事件との関係 特許出願人 住 所 京都市右京区西院溝崎町２１番地名称ローム株
式会社 代表者 佐 藤 研 −部 ４、代理人〒１６７ 住 所 東京都杉並区天沼三丁目２番２号荻窪勧業ビル
２階 ６、補正の対象 明細書の発明の詳細な説明の欄 明細書第２頁第６行のｒ４０である」をｒ４０Ｍ Ｈｚ
である」に補正する。 以上
Claims (1)
- 半導体基板上に形成した第１のＮ’！半導体領域内に第
１のＰ型半導体領域を形成し、このＰ型半導体領域内に
第２のＮ型半導体領域を形成し、このＮ型半導体領域内
に第２のＰ型半導体領域を形成し、この第２のＰ型半導
体領域と前記第１のＮ型半導体領域を電気的に短絡した
ことを特徴とするトランジスタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131175A JPS6022365A (ja) | 1983-07-18 | 1983-07-18 | トランジスタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131175A JPS6022365A (ja) | 1983-07-18 | 1983-07-18 | トランジスタ装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26963692A Division JPH07118479B2 (ja) | 1992-09-11 | 1992-09-11 | トランジスタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6022365A true JPS6022365A (ja) | 1985-02-04 |
| JPH0245330B2 JPH0245330B2 (ja) | 1990-10-09 |
Family
ID=15051756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58131175A Granted JPS6022365A (ja) | 1983-07-18 | 1983-07-18 | トランジスタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022365A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5065216A (en) * | 1989-02-09 | 1991-11-12 | Fujitsu Ltd. | Semiconductor integrated circuit having interconnection with improved design flexibility, and method of production |
| US5240867A (en) * | 1989-02-09 | 1993-08-31 | Fujitsu Limited | Semiconductor integrated circuit having interconnection with improved design flexibility, and method of production |
-
1983
- 1983-07-18 JP JP58131175A patent/JPS6022365A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5065216A (en) * | 1989-02-09 | 1991-11-12 | Fujitsu Ltd. | Semiconductor integrated circuit having interconnection with improved design flexibility, and method of production |
| US5240867A (en) * | 1989-02-09 | 1993-08-31 | Fujitsu Limited | Semiconductor integrated circuit having interconnection with improved design flexibility, and method of production |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0245330B2 (ja) | 1990-10-09 |
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