JPH0442545A - 電荷転送素子の信号出力回路 - Google Patents
電荷転送素子の信号出力回路Info
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- JPH0442545A JPH0442545A JP15105190A JP15105190A JPH0442545A JP H0442545 A JPH0442545 A JP H0442545A JP 15105190 A JP15105190 A JP 15105190A JP 15105190 A JP15105190 A JP 15105190A JP H0442545 A JPH0442545 A JP H0442545A
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- 229910052709 silver Inorganic materials 0.000 abstract description 4
- 239000004332 silver Substances 0.000 abstract description 4
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- 229910052737 gold Inorganic materials 0.000 abstract description 3
- 239000010931 gold Substances 0.000 abstract description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
Landscapes
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高速で動作する電荷転送素子の信号出力回路に
関する。
関する。
近年、電荷結合素子(以後CODと記す)等の電荷転送
素子を用いた固体撮像装置は、解像度向上のために多画
素化される傾向にある。これに伴い一画素前たりの信号
読み出しも高速で行わねばならない。たとえは、NTS
Cテレビジョン標準方式に対応して、水平方向に約80
0画素、垂直方向に約500画素を配置したCCD二次
元固体撮像装置の一画素前たりの読み出し速度は、比較
的遅い14MHzであるが、ハイビジョン方式に対応し
て、水平方向に約2000画素、垂直方向に約1000
画素を配置したCCD二次元固体撮像装置の一画素前た
りの読み出し速度は74MHzもの高速となる。
素子を用いた固体撮像装置は、解像度向上のために多画
素化される傾向にある。これに伴い一画素前たりの信号
読み出しも高速で行わねばならない。たとえは、NTS
Cテレビジョン標準方式に対応して、水平方向に約80
0画素、垂直方向に約500画素を配置したCCD二次
元固体撮像装置の一画素前たりの読み出し速度は、比較
的遅い14MHzであるが、ハイビジョン方式に対応し
て、水平方向に約2000画素、垂直方向に約1000
画素を配置したCCD二次元固体撮像装置の一画素前た
りの読み出し速度は74MHzもの高速となる。
CODの高速動作を制限する要因の一つとしてオンチッ
プ出力増幅器の帯域不足がある。第2図はオンチップ出
力増幅器の帯域不足を補うために従来から採用されてい
る信号出力回路の模式図であり、CCDシフトレジスタ
の出力部周辺とそれに付随した信号出力回路が描かれて
いる。CCD二次元固体撮像装置の場合、公知のように
、図示したCCDシフトレジスタの上部にフォトダイオ
−ド群とCCD垂直シフトレジスタ群等で構成される撮
像部が結合されるが、本発明に直接係わらないため、こ
こでは示さない。同図において、1は転送パルスΦHが
印加されるCCDシフトレジスタの最終電荷転送電極で
ある。また最終電荷転送電極1に隣接して、直流電圧V
OGが印加される出力ゲート電極2と、浮遊拡散領域3
と、リセットパルスΦRが印加されるリセットゲート電
極4と、直流電圧VRDが印加されるリセットドレイン
5とが直列接続されている。浮遊拡散領域3での電位変
化はMOSトランジスタで構成された2段ソースフォロ
ア回路からなるオンチップ出力増幅器6を介して電圧信
号に変換される。本従来例の特徴は、オンチップ出力増
幅器6の負荷容量の増大による周波数帯域の劣化を極力
防止するために、CODチップ7がマウントされている
のと同一のICパッケージ8上にバイポーラトランジス
タ9もマウントされている点である。すなわち、COD
チップ7はICパッケージ8上の第1のマウント領域1
0にマウントされ、かつバイポーラトランジスタ9が同
じICパッケージ8上の第2のマウント領域11にマウ
ントされている。これにより、オンチップ出力増幅器6
からの出力信号はポンディングパッド12と13を介し
てバイポーラトランジスタ9のベースに最短距離で入力
させることができ、ICパッケージ8内の配線の漂遊容
量に起因した負荷容量の増大を最小限に抑えることがで
きる。ここで、ポンディングパッド12とポンディング
パッド13との間、及びバイポーラトランジスタ9のエ
ミッタに対応したポンディングパッド14とICパッケ
ージ8のポンディングパッド15との間は、通常のボン
ディングワイヤにより接続されている。また、本実施例
ではバイポーラトランジスタ9としてpnp型を想定し
ているので、そのコレクタ端子16は第2のマウント領
域11を介してICパッケージ8のポンディングパッド
17と電気的に接続されている。さらに、ポンディング
パッド15からの出力端子には電流源18が接続され、
かつポンディングパッド17が接地されることによって
、バイポーラトランジスタ9と電流源18とでエミッタ
フォロア回路が構成されるため、ポンディングパッド1
5からはインピーダンス変換された電圧信号が出力され
る。
プ出力増幅器の帯域不足がある。第2図はオンチップ出
力増幅器の帯域不足を補うために従来から採用されてい
る信号出力回路の模式図であり、CCDシフトレジスタ
の出力部周辺とそれに付随した信号出力回路が描かれて
いる。CCD二次元固体撮像装置の場合、公知のように
、図示したCCDシフトレジスタの上部にフォトダイオ
−ド群とCCD垂直シフトレジスタ群等で構成される撮
像部が結合されるが、本発明に直接係わらないため、こ
こでは示さない。同図において、1は転送パルスΦHが
印加されるCCDシフトレジスタの最終電荷転送電極で
ある。また最終電荷転送電極1に隣接して、直流電圧V
OGが印加される出力ゲート電極2と、浮遊拡散領域3
と、リセットパルスΦRが印加されるリセットゲート電
極4と、直流電圧VRDが印加されるリセットドレイン
5とが直列接続されている。浮遊拡散領域3での電位変
化はMOSトランジスタで構成された2段ソースフォロ
ア回路からなるオンチップ出力増幅器6を介して電圧信
号に変換される。本従来例の特徴は、オンチップ出力増
幅器6の負荷容量の増大による周波数帯域の劣化を極力
防止するために、CODチップ7がマウントされている
のと同一のICパッケージ8上にバイポーラトランジス
タ9もマウントされている点である。すなわち、COD
チップ7はICパッケージ8上の第1のマウント領域1
0にマウントされ、かつバイポーラトランジスタ9が同
じICパッケージ8上の第2のマウント領域11にマウ
ントされている。これにより、オンチップ出力増幅器6
からの出力信号はポンディングパッド12と13を介し
てバイポーラトランジスタ9のベースに最短距離で入力
させることができ、ICパッケージ8内の配線の漂遊容
量に起因した負荷容量の増大を最小限に抑えることがで
きる。ここで、ポンディングパッド12とポンディング
パッド13との間、及びバイポーラトランジスタ9のエ
ミッタに対応したポンディングパッド14とICパッケ
ージ8のポンディングパッド15との間は、通常のボン
ディングワイヤにより接続されている。また、本実施例
ではバイポーラトランジスタ9としてpnp型を想定し
ているので、そのコレクタ端子16は第2のマウント領
域11を介してICパッケージ8のポンディングパッド
17と電気的に接続されている。さらに、ポンディング
パッド15からの出力端子には電流源18が接続され、
かつポンディングパッド17が接地されることによって
、バイポーラトランジスタ9と電流源18とでエミッタ
フォロア回路が構成されるため、ポンディングパッド1
5からはインピーダンス変換された電圧信号が出力され
る。
しかしながら上述しなCCDの信号出力回路には、バイ
ポーラトランジスタ9として十分に利得帯域幅積の大き
なデバイスが選択可能である反面、ICパッケージ8上
に2種類のマウント領域10と11が必要なため、パッ
ケージ内配線層の増加が余儀なくされ、ICパッケージ
の値段が高価なものとなる。さらに、マウント領域11
が増えた分、パッケージサイズが大きくなってしまう。
ポーラトランジスタ9として十分に利得帯域幅積の大き
なデバイスが選択可能である反面、ICパッケージ8上
に2種類のマウント領域10と11が必要なため、パッ
ケージ内配線層の増加が余儀なくされ、ICパッケージ
の値段が高価なものとなる。さらに、マウント領域11
が増えた分、パッケージサイズが大きくなってしまう。
本発明は上述した従来の欠点を除去したもので、その目
的とするところは高速動作に適した電荷転送素子の信号
出力回路を提供することにある。
的とするところは高速動作に適した電荷転送素子の信号
出力回路を提供することにある。
本発明の電荷転送素子の信号出力回路は、MOSトラン
ジスタからなる出力増幅器及び前記出力増幅器の出力端
がベースに接続されたバイポーラトランジスタを含んで
なる電荷転送素子の信号出力回路において、前記バイポ
ーラトランジスタを前記電荷転送素子のチップ上の所定
の領域に直接マウントしている。
ジスタからなる出力増幅器及び前記出力増幅器の出力端
がベースに接続されたバイポーラトランジスタを含んで
なる電荷転送素子の信号出力回路において、前記バイポ
ーラトランジスタを前記電荷転送素子のチップ上の所定
の領域に直接マウントしている。
本発明の電荷転送素子の信号出力回路は、バイポーラト
ランジスタを電荷転送素子のチップ上に直接マウントし
ているため、特殊なICパッケージを必要としない。ま
た、オンチップ出力増幅器からバイポーラトランジスタ
のベースへの配線がより短くできるため、配線の漂遊容
量に起因した負荷容量を従来よりも低く抑えることがで
きる。
ランジスタを電荷転送素子のチップ上に直接マウントし
ているため、特殊なICパッケージを必要としない。ま
た、オンチップ出力増幅器からバイポーラトランジスタ
のベースへの配線がより短くできるため、配線の漂遊容
量に起因した負荷容量を従来よりも低く抑えることがで
きる。
以下、本発明について図面を参照して説明する。
第1図は本発明の一実施例のCCDシフトレジスタの出
力部周辺とそれに付随した信号出力回路を示す模式図で
ある。なお、同図において第2図と同一番号は同一構成
要素を示し、かつ各構成要素の構造と動作は第2図に示
した従来例と同様であるのでここでは説明を省略する。
力部周辺とそれに付随した信号出力回路を示す模式図で
ある。なお、同図において第2図と同一番号は同一構成
要素を示し、かつ各構成要素の構造と動作は第2図に示
した従来例と同様であるのでここでは説明を省略する。
本実施例と従来例の相違は、バイポーラトランジスタ9
がCCDチップ19上に形成されたマウント領域20に
直接マウントされている点である。ここで、マウント領
域20はCCDチップ19の製造プロセスと同一のプロ
セスを使って形成されている。すなわち、電気配線等に
用いるアルミニウム層等を使って形成されている。この
マウント領域20とバイポーラトランジスタ9との接続
は、銀ペーストや金・スズあるいは金・スズ・アルミニ
ウム等の通常のマウント領域使って行われる。バイポー
ラトランジスタ9がマウントされたCCDチップ19は
、ICパッケージ21の所定のマウント領域22に銀ペ
ースト等を使って従来と同様にマウントされる。次いで
、オンチップ出力増幅器6の出力に対応したポンディン
グパッド12とバイポーラトランジシスタ9のベースに
対応したポンディングパッド13との間、バイポーラト
ランジスタ9のエミッタに対応したポンディングパッド
14とICパッケージ21のポンディングパッド23と
の間、およびバイポーラトランジスタ9のコレクタ端子
16と電気的に接続されたマウンタ領域20とICパッ
ケージ21のポンディングパッド24との間が通常のボ
ンディングワイヤにより接続される。さらに、ポンディ
ングパッド23には従来と同様に電流源18が接続され
、かつポンディングパッド24が接地されることによっ
て、バイポーラトランジスタ9と電流源18とでエミッ
タフォロ、ア回路が構成されるため、ポンディングパッ
ド23からはインピーダンス変換された電圧信号が出力
される。
がCCDチップ19上に形成されたマウント領域20に
直接マウントされている点である。ここで、マウント領
域20はCCDチップ19の製造プロセスと同一のプロ
セスを使って形成されている。すなわち、電気配線等に
用いるアルミニウム層等を使って形成されている。この
マウント領域20とバイポーラトランジスタ9との接続
は、銀ペーストや金・スズあるいは金・スズ・アルミニ
ウム等の通常のマウント領域使って行われる。バイポー
ラトランジスタ9がマウントされたCCDチップ19は
、ICパッケージ21の所定のマウント領域22に銀ペ
ースト等を使って従来と同様にマウントされる。次いで
、オンチップ出力増幅器6の出力に対応したポンディン
グパッド12とバイポーラトランジシスタ9のベースに
対応したポンディングパッド13との間、バイポーラト
ランジスタ9のエミッタに対応したポンディングパッド
14とICパッケージ21のポンディングパッド23と
の間、およびバイポーラトランジスタ9のコレクタ端子
16と電気的に接続されたマウンタ領域20とICパッ
ケージ21のポンディングパッド24との間が通常のボ
ンディングワイヤにより接続される。さらに、ポンディ
ングパッド23には従来と同様に電流源18が接続され
、かつポンディングパッド24が接地されることによっ
て、バイポーラトランジスタ9と電流源18とでエミッ
タフォロ、ア回路が構成されるため、ポンディングパッ
ド23からはインピーダンス変換された電圧信号が出力
される。
本発明の利点は、バイポーラトランジスタ9をマウント
領域20を介してCCDチップ19上に直接マウントし
ているため、ICパッケージ21として特殊な形状のも
のを必要としない点である。このため、ICパッケージ
21の価格をバイポーラトランジスタ9を使用しない場
合と同程度に低く抑えることができる。またパッケージ
サイズが大きくなることもない、さらに、オンチップ出
力増幅器6からバイポーラトランジスタ9のベースへの
配線、言い換えれば、ポンディングパッド12からポン
ディングパッド13への配線は、第2図に示した従来例
の場合よりも更に短くできるため、配線の漂遊容量に起
因した負荷容量が減少でき、信号出力回路全体の広帯域
化が期待できる。
領域20を介してCCDチップ19上に直接マウントし
ているため、ICパッケージ21として特殊な形状のも
のを必要としない点である。このため、ICパッケージ
21の価格をバイポーラトランジスタ9を使用しない場
合と同程度に低く抑えることができる。またパッケージ
サイズが大きくなることもない、さらに、オンチップ出
力増幅器6からバイポーラトランジスタ9のベースへの
配線、言い換えれば、ポンディングパッド12からポン
ディングパッド13への配線は、第2図に示した従来例
の場合よりも更に短くできるため、配線の漂遊容量に起
因した負荷容量が減少でき、信号出力回路全体の広帯域
化が期待できる。
また、CCDチップ19とバイポーラトランジスタ9と
は全く異なる半導体プロセスによって製造されるため、
バイポーラトランジスタ9として十分に利得帯域幅積の
大きなデバイスが選択可能であることも見逃せない。
は全く異なる半導体プロセスによって製造されるため、
バイポーラトランジスタ9として十分に利得帯域幅積の
大きなデバイスが選択可能であることも見逃せない。
以上述べたように、本発明によれば、バイポーラトラン
ジスタを電荷転送素子のチップ上に直接マウントして、
これをオンチップ出力増幅器のバッファ回路として用い
ることにより、特殊なICパッケージを用いることなく
、信号出力回路全体を広帯域化することができる。
ジスタを電荷転送素子のチップ上に直接マウントして、
これをオンチップ出力増幅器のバッファ回路として用い
ることにより、特殊なICパッケージを用いることなく
、信号出力回路全体を広帯域化することができる。
第1図は本発明の一実施例であるCCDシフトレジスタ
出力部と信号出力回路を示す模式図、第2図は従来のC
CDシフトレジスタ出力部と信号出力回路を示す模式図
である。 1・・・CCDシフトレジスタの最終電荷転送電極、2
・・・出力ゲート電極、3・・・浮遊拡散領域、4・・
リセットゲート電極、5・・・リセットドレイン、6・
・・オンチップ出力増幅器、7.19・・・CODチッ
プ、8.21・・・ICパッケージ、9・・バイポーラ
トランジスタ、10,11.12・・・マウント領域、
12〜15.17,23.24・・・ポンディングパッ
ド、16・・・バイポーラトランジスタ9のコレクタ端
子、18・・・電流源。
出力部と信号出力回路を示す模式図、第2図は従来のC
CDシフトレジスタ出力部と信号出力回路を示す模式図
である。 1・・・CCDシフトレジスタの最終電荷転送電極、2
・・・出力ゲート電極、3・・・浮遊拡散領域、4・・
リセットゲート電極、5・・・リセットドレイン、6・
・・オンチップ出力増幅器、7.19・・・CODチッ
プ、8.21・・・ICパッケージ、9・・バイポーラ
トランジスタ、10,11.12・・・マウント領域、
12〜15.17,23.24・・・ポンディングパッ
ド、16・・・バイポーラトランジスタ9のコレクタ端
子、18・・・電流源。
Claims (1)
- MOSトランジスタからなる出力増幅器及び前記出力
増幅器の出力端がベースに接続されたバイポーラトラン
ジスタを含んでなる電荷転送素子の信号出力回路におい
て、前記バイポーラトランジスタを前記電荷転送素子の
チップ上の所定の領域に直接マウントしたことを特徴と
する電荷転送素子の信号出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15105190A JPH0442545A (ja) | 1990-06-08 | 1990-06-08 | 電荷転送素子の信号出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15105190A JPH0442545A (ja) | 1990-06-08 | 1990-06-08 | 電荷転送素子の信号出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0442545A true JPH0442545A (ja) | 1992-02-13 |
Family
ID=15510228
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15105190A Pending JPH0442545A (ja) | 1990-06-08 | 1990-06-08 | 電荷転送素子の信号出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0442545A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998034279A1 (fr) * | 1997-01-30 | 1998-08-06 | Rohm Co., Ltd. | Microplaquette de capteur d'image et capteur d'image |
-
1990
- 1990-06-08 JP JP15105190A patent/JPH0442545A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998034279A1 (fr) * | 1997-01-30 | 1998-08-06 | Rohm Co., Ltd. | Microplaquette de capteur d'image et capteur d'image |
US6184513B1 (en) | 1997-01-30 | 2001-02-06 | Rohm Co., Ltd. | Image sensor chip and image sensor |
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