JP3978198B2 - 撮像装置 - Google Patents

Description

本発明は、受光素子から出力される輝度信号を処理して、画像情報を出力する撮像装置及び当該撮像装置に用いられる出力用デバイスに関し、特に、出力最終段の回路において、発熱による悪影響を抑制しつつ、特性の劣化を抑制する技術に関する。
近年、家庭用ビデオカメラやデジタルスチルカメラなどの撮像機器が一般に普及している。

これらの撮像機器には、２次元状に複数個配列された受光素子の出力信号を、複数の垂直ＣＣＤ及び１以上の水平ＣＣＤを用いて順に出力する固体撮像素子を用いたものがある。
上記のような固体撮像素子については、非特許文献１に詳細に記載されている。
また、固体撮像素子の放熱対策について言及した従来技術が、特許文献１に開示されている。

特許文献１には、ソースホロワ回路からなる出力部の最終段の定電流源部を、固体撮像素子外部に設けたことにより、固体撮像素子の発熱量を半減することができると記載されているが、外部に設けた定電流源部が新たな発熱源となり、結局全体の発熱量は変わらないので、単に発熱源を分散しただけに過ぎず、また他の目的及び効果については何ら言及されていない。
テレビジョン学会技術報告「ＣＰＤ固体撮像素子の新しい駆動法」（昭和５７年３月１６日発表、松下電子工業株式会社、半導体研究所、曽根賢朗他６名） 特許２９８２３５３号公報

通常、固体撮像素子の中央部には受光素子が配列されているので、受光素子毎に必要でない回路は周辺部分に配置される。
よって発熱量の多い出力部は周辺部分の一部分に配置されるのであるが、固体撮像素子のウェハ厚を有る程度より薄くした場合に出力部で生じた熱が固体撮像素子全体に広がりきれず、出力部近傍の受光素子の温度だけが上昇する。

一方、受光素子は温度の上昇に伴い、暗電流が増加する傾向がある。
よって、出力部の周辺の受光素子の暗電流が増加し局所的に画像が白くなり、画像の品質に悪影響を及ぼす。
この現象は固体撮像素子のウェハ厚を５００μｍ程度に薄くした辺りから生じ始め、４００μｍ程度よりも薄くした場合に特に顕著となる。

上記の問題を解決するために、受光素子を含む固体撮像素子の外部に出力部を設ける方法が有力である。
ところが、固体撮像素子の外部に出力部を設けると、配線の浮遊容量が増えるので、出力応答性が低下し、またノイズが増加してＳ／Ｎ比が悪くなるという問題がある。
そこで、本発明は、ウェハ厚を薄くした場合において、出力部近傍の受光素子の温度だけが上昇することによる性能及び品質の低下を抑制し、かつ、固体撮像素子の外部に設けた出力部中の浮遊容量の増加を抑えることができる撮像装置、及び出力用デバイスを提供することを目的とする。

上記目的を達成するために、本発明に係る撮像装置は、複数の受光素子が配列した固体撮像素子と、少なくとも１段の出力回路と当該出力回路の最後段の出力信号をインピーダンス変換する最終段バッファ回路とを備え、前記複数の受光素子から出力される輝度信号を処理して画像情報を出力する撮像装置において、前記出力回路の最後段はソースホロワ回路であり、前記ソースホロワ回路の電流源、及び前記最終段バッファ回路が前記複数の受光素子が形成された第１の半導体基板の外部に形成され、前記電流源の主要部、及び前記最終段バッファ回路の主要部が１個のパッケージ内に形成され、前記第１の半導体基板は５００μｍよりも薄い厚みであることを特徴とする。

課題を解決するための手段に記載した構成により、電流源が、受光素子を含み５００μｍよりも薄い厚みの第１の半導体基板の外部に設けられるので、局所的に受光素子の温度が上昇することによる画像情報の品質の低下を抑制でき、また、電流源の主要部と最終段バッファ回路の主要部とが１個のパッケージ内に形成されるので、配線長を短くすることができ浮遊容量が減るので、出力応答性が向上しＳ／Ｎ比を良くすることができる。

また撮像装置において、前記パッケージ内に形成されている電流源の主要部は当該電流源に含まれる能動素子であり、前記パッケージ内に形成されている最終段バッファ回路の主要部は当該最終段バッファ回路に含まれる能動素子であることを特徴とすることもできる。

これによって、複数の能動素子が１個のパッケージ内に形成されるので、能動素子間の配線長を短くすることができる。
また撮像装置において、前記電流源に含まれる能動素子、及び前記最終段バッファ回路に含まれる能動素子は前記第１の半導体基板と異なる第２の半導体基板上に形成され当該第２の半導体基板が前記パッケージに封入されていることを特徴とすることもできる。

これによって、複数の能動素子が１個の半導体基板上に形成されるので、能動素子間の配線長をさらに短くすることができ、また、同一の工程において複数の能動素子をまとめて生産することにより、生産性を上げることができる。

また撮像装置において、前記パッケージ内には、さらに、前記第１の半導体基板と前記第２の半導体基板とが当該パッケージ内で接続されていることを特徴とすることもできる。

これによって、複数の能動素子が形成された１個の半導体基板と固体撮像素子とが１個のパッケージ内に形成されパッケージ内で接続されるので、半導体基板と固体撮像素子との配線長を短くすることができ浮遊容量が減るので、出力応答性が向上しＳ／Ｎ比を良くすることができる。

また撮像装置において、前記電流源は、所定の定電圧を抵抗分割し分割電圧を出力する抵抗分割回路と、前記抵抗分割回路の出力インピーダンスを下げる電流源バッファ回路と、前記電流源バッファ回路の出力電圧がベース電極に印加されコレクタ電極が前記固体撮像素子の出力線に接続されているエミッタ接地トランジスタとを含み、前記エミッタ接地トランジスタが前記パッケージ内に形成されている電流源の主要部であることを特徴とすることもできる。

これによって、電流源バッファ回路により抵抗分割回路の出力インピーダンスが下げられるので、ベース電極の電圧変動を抑制することができ、ソースホロワ回路の出力ゲインが低下しない。
また撮像装置において、前記エミッタ接地トランジスタはＮＰＮトランジスタであり、前記電流源バッファ回路は前記分割電圧がベース電極に印加されているＮＰＮトランジスタを含み、前記最終段バッファ回路に含まれる能動素子はＮＰＮトランジスタであり、ＮＰＮトランジスタである前記エミッタ接地トランジスタ、前記電流源バッファ回路に含まれるＮＰＮトランジスタ、及びＮＰＮトランジスタである前記最終段バッファ回路に含まれる能動素子は前記固体撮像素子とは別の１個の半導体基板上に形成され、当該半導体基板が前記パッケージ内に形成されていることを特徴とすることもできる。

これによって、３つのトランジスタが１個のパッケージ内に形成され、さらに同じＮＰＮトランジスタなので、同一の工程において生成することができ、生産コストが抑えられる。
また撮像装置において、前記エミッタ接地トランジスタはＮＰＮトランジスタであり、前記電流源バッファ回路は前記分割電圧がベース電極に印加されているＮＰＮトランジスタを含み、前記最終段バッファ回路に含まれる能動素子はＰＮＰトランジスタであり、ＮＰＮトランジスタである前記エミッタ接地トランジスタ、前記電流源バッファ回路に含まれるＮＰＮトランジスタ、及びＰＮＰトランジスタである前記最終段バッファ回路に含まれる能動素子は、前記固体撮像素子とは別の１個の半導体基板上に形成され、当該半導体基板が前記パッケージ内に形成されていることを特徴とすることもできる。

これによって、３つのトランジスタが１個のパッケージ内に形成され、さらに、最終段バッファ回路がＰＮＰトランジスタなので、立ち下がりの応答特性が電流量に依存せず、エミッタ電流を必要以上に増やすことなく立下りのスルーレートを高めることができ、一方ＣＣＤの応答性は立ち下がりの応答特性に大きく依存するため、ＮＰＮトランジスタを用いた場合に較べて応答特性が優れる。

また撮像装置において、前記エミッタ接地トランジスタはＮＰＮトランジスタであり、前記電流源バッファ回路は前記分割電圧がベース電極に印加されているＰＮＰトランジスタを含み、ＮＰＮトランジスタである前記エミッタ接地トランジスタ、及び前記電流源バッファ回路に含まれるＰＮＰトランジスタは、前記パッケージ内に形成されている電流源の主要部であることを特徴とすることもできる。

これによって、２つのトランジスタのタイプが異なり、温度の変動に伴う特性の変化がうち消し合うので、温度による特性変動を抑えることができる。
また撮像装置において、前記電流源はゲート電極とソース電極とが接地され、ドレイン電極が前記固体撮像素子の出力線に接続されているＪ−ＦＥＴを含み、前記Ｊ−ＦＥＴが前記パッケージ内に形成されている電流源の主要部であることを特徴とすることもできる。

これによって、Ｊ−ＦＥＴにより電流設定用のバイアス抵抗分割回路が不要となり部品点数を削減でき、ソースホロワ回路の出力ゲインが低下しない。
また撮像装置において、前記ソース電極はソース抵抗を介して接地されていることを特徴とすることもできる。
これによって、ドレイン電流の特に温度変動によるばらつきを抑えることができる。

また撮像装置において、前記ソース抵抗は、ゲート・ソース間電圧とドレイン電流との関係が温度により影響されない値に設定されていることを特徴とすることもできる。
これによって、抵抗値を適正に設定することにより温度による特性変動を抑えることができる。
また撮像装置において、前記出力用デバイスのパッケージ内に形成されている能動素子、及び前記最終段バッファ回路に含まれる能動素子は、定格電流が１ｍＡ以上、２０ｍＡ以下であることを特徴とすることもできる。

これによって、一般的なトランジスタの定格電流が５０〜１００ｍＡ以上であるのに対し、各能動素子の定格電流を１ｍＡ以上２０ｍＡ以下と小さくすることに伴い、ベース・コレクタ間の寄生容量を小さくする等、各能動素子の他の特性を良くすることができる。

（実施の形態１）
＜概要＞
本発明の実施の形態１は、出力部近傍の受光素子の温度だけが上昇することによる画像情報の品質の低下を抑制するために、受光素子を含む固体撮像素子の外部に、出力部の最後段のソースホロワ回路の電流源を設け、また、固体撮像素子の外部に設けた電流源の浮遊容量の増加によるＳ／Ｎ比の劣化を抑えるために、電流源と最終段バッファ回路とを、１個のパッケージ内に形成する撮像システムである。

＜構成＞
図１は、本発明の実施の形態１における撮像システムの概略構成を示す図である。
実施の形態１の撮像システムは、ビデオカメラやデジタルスチルカメラなどの撮像機器に内蔵されており、レンズにより結像された被写体像を光電変換して画像情報を出力するものであり、図１に示すように、固体撮像素子１、外部出力用デバイス２、信号処理部３、及び駆動部４から構成される。

固体撮像素子１は、駆動部４によって駆動され、レンズ（図示せず）により結像された被写体像が２次元状に複数個配列された各受光素子に投射され、各受光素子で光電変換により発生した輝度信号を、複数の垂直ＣＣＤ及び１個の水平ＣＣＤを用いて所定の順序で外部出力用デバイス２へ出力する半導体デバイスであり、出力部の最後段がソースホロワ回路である従来の固体撮像素子から、当該ソースホロワ回路の定電流源部を削除した構成である。

なお、本明細書では水平ＣＣＤが１個の例を用いて説明するが、水平ＣＣＤは複数であってもよい。
外部出力用デバイス２は、固体撮像素子１と信号処理部３との間に接続された１個の半導体デバイスであり、固体撮像素子１の出力に対して信号処理部３に出力する為に必要な変換を施す回路が、１個のパッケージ内に形成されている。

なお、外部出力用デバイス２は水平ＣＣＤと同数必要なので、水平ＣＣＤは複数の場合には、外部出力用デバイス２も複数である。
信号処理部３は、駆動部４に駆動指示を出し、外部出力用デバイス２から出力される輝度信号を処理して画像情報を外部へ出力するものである。
駆動部４は、信号処理部３からの駆動指示に基づいて、固体撮像素子１を駆動する。

図２は、外部出力用デバイス２の詳細な回路を示す図である。
図２に示すように、外部出力用デバイス２は電流源回路５、及び最終段バッファ回路６から構成される。
電流源回路５は、前記従来の固体撮像素子に含まれている定電流源部に相当する電気回路であり、図２に示すように、抵抗７、抵抗８、抵抗９、バッファトランジスタ１０、抵抗１１、エミッタ接地トランジスタ１２、及び抵抗１３から構成され、固体撮像素子１内の出力部の最後段の回路と合わせてソースホロワ回路が形成される。

最終段バッファ回路６は、固体撮像素子１と電流源回路５による出力信号をインピーダンス変換して画像情報を出力するバッファ回路であり、バッファトランジスタ１４、及び抵抗１５から構成される。
抵抗７と抵抗８と抵抗９とは抵抗分割回路を形成し、所定の定電圧を抵抗分割し抵抗分割点から分割電圧を出力する。なお、電流外部設定端子を、任意の抵抗を介して接地するなどして電流値を設定することができる。

ここでは所定の定電圧をＶＤＤ＝１２Ｖとし、抵抗７はＶＤＤと抵抗分割点との間に接続され１８ｋΩであり、抵抗８は抵抗分割点と電流外部設定端子との間に接続され４．１ｋΩであり、抵抗９は電流外部設定端子とＧＮＤとの間に接続され８．２ｋΩであるものとする。
バッファトランジスタ１０は、分割電圧がベース電極に印加され、コレクタ電極が所定の定電圧に接続され、エミッタ電極がエミッタ接地トランジスタ１２のベース端子に接続されると共に抵抗１１を介してＧＮＤに接続されたＮＰＮトランジスタであり、トランジスタのベース・コレクタ間の寄生容量によって生じる出力特性の劣化を抑制するために、抵抗分割回路の出力インピーダンスを下げるバッファ回路となる。

エミッタ接地トランジスタ１２は、ベース電極にバッファトランジスタ１０のエミッタ電極が接続され、コレクタ電極が固体撮像素子１の出力線に接続され、エミッタ電極が抵抗１３を介して接地されたＮＰＮトランジスタである。
ここで、エミッタ接地トランジスタ１２のコレクタ・エミッタ間には電流が１〜１０ｍＡ程度しか流れないことから、定格電流は、高周波数の駆動および大容量負荷等を考慮しても最大で２０ｍＡ程度で十分である。そこで、定格電流が１ｍＡ以上、２０ｍＡ以下程度で、定格電流が小さいことに伴いベース・コレクタ間の寄生容量が小さい等、周波数特性等の優れた小規模なトランジスタを使用する方が望ましい。また一般的なトランジスタの定格電流が２０〜１００ｍＡであり本回路用には必要以上に大きいので、本回路専用に小規模なトランジスタを生産することが望ましい。

バッファトランジスタ１０は、コレクタ・エミッタ間には電流が１〜１０ｍＡ程度しか流れないことから、エミッタ接地トランジスタ１２と同じ定格電流が１ｍＡ以上２０ｍＡ以下程度の小さなトランジスタを流用すればよい。
またここでは、抵抗１１は４．７ｋΩ、抵抗１３は１．３ｋΩとする。
バッファトランジスタ１４は、固体撮像素子１の出力信号がベース電極に印加され、コレクタ電極が所定の電位に接続され、エミッタ電極が抵抗１５を介して接地されたＮＰＮトランジスタである。ここで、バッファトランジスタ１４のコレクタ・エミッタ間には電流が１〜１０ｍＡ程度しか流れないので、バッファトランジスタ１０と同じ定格電流が１ｍＡ以上２０ｍＡ以下程度の小さなトランジスタを流用すればよい。

なお、外部出力用デバイス２の全ての構成要素を１個の半導体基板上に形成し、この半導体基板だけを１個のパッケージに封入してもよいし、一部の構成要素を１個の半導体基板上に形成し、この半導体基板と残りの構成要素とを１個のパッケージに封入してもよい。例えば、バッファトランジスタ１０、エミッタ接地トランジスタ１２、及びバッファトランジスタ１４といった各能動素子を１個の半導体基板上に形成し、この半導体基板と残りの構成要素とを１個のパッケージに封入してもよい。また、各能動素子を２個ないしは３個の半導体基板上に分けて形成し、これらの半導体基板と残りの構成要素とを１個のパッケージに封入してもよい。例えば、バッファトランジスタ１０を半導体基板Ａ上に形成し、エミッタ接地トランジスタ１２、及びバッファトランジスタ１４を半導体基板Ｂ上に形成して、半導体基板Ａ、半導体基板Ｂ、及び残りの構成要素を１個のパッケージに封入する。また例えば、バッファトランジスタ１０を半導体基板Ａ上に形成し、エミッタ接地トランジスタ１２を半導体基板Ｃ上に形成し、バッファトランジスタ１４を半導体基板Ｄ上に形成して、半導体基板Ａ、半導体基板Ｃ、半導体基板Ｄ、及び残りの構成要素を１個のパッケージに封入する。

＜まとめ＞
以上のように、本発明の実施の形態１の撮像システムによれば、出力部の最後段のソースホロワ回路の電流源を受光素子を含む固体撮像素子の外部に設けたことにより、ウェハ厚を５００μｍ程度より薄くした場合に発生する出力部近傍の受光素子の温度だけが上昇することによる画像情報の品質の低下を抑制することができ、また、少なくとも電流源の主要部と最終段バッファ回路の主要部とを１個のパッケージ内に形成するので、配線長を短くすることができ、浮遊容量が減りＳ／Ｎ比を良くすることができる。さらに、抵抗分割回路の出力インピーダンスを下げるバッファ回路を電流源中に含むことにより、出力信号の信号周波数に依存するベース電極の電圧変動を抑制してソースホロワ回路の出力ゲインを向上させることができる。
（実施の形態２）
＜概要＞
本発明の実施の形態２は、温度による特性変動を抑えるために、実施の形態１の電流源回路５に含まれるバッファトランジスタ１０をＮＰＮトランジスタからＰＮＰトランジスタに変更した撮像システムである。

＜構成＞
実施の形態２の撮像システムは、実施の形態１の撮像システムの外部出力用デバイス２を外部出力用デバイス２０に置き換えたものであり、実施の形態１と同様の構成要素には同一番号を付し、その説明を省略する。
実施の形態２の撮像システムは、固体撮像素子１、外部出力用デバイス２０、信号処理部３、及び駆動部４から構成される。

図３は、外部出力用デバイス２０の詳細な回路を示す図である。
図３に示すように、外部出力用デバイス２０は電流源回路２１、及び最終段バッファ回路６から構成される。
電流源回路２１は、前記従来の固体撮像素子に含まれている定電流源部に相当する電気回路であり、図３に示すように、抵抗２４、抵抗８、抵抗９、バッファトランジスタ２２、抵抗２３、エミッタ接地トランジスタ１２、及び抵抗１３から構成され、固体撮像素子１内の出力部の最後段の回路と合わせてソースホロワ回路が形成される。なお、抵抗２４は、ここでは３０ｋΩとする。

バッファトランジスタ２２は、分割電圧がベース電極に印加され、コレクタ電極がＧＮＤに接続され、エミッタ電極がエミッタ接地トランジスタ１２のベース端子に接続されると共に抵抗２３を介して所定の定電圧に接続されたＰＮＰトランジスタであり、トランジスタのベース・コレクタ間の寄生容量によって生じる出力特性の劣化を抑制するために、抵抗分割回路の出力インピーダンスを下げるバッファ回路となる。ここで、バッファトランジスタ２２は、バッファトランジスタ１０と同様に定格電流が１ｍＡ以上２０ｍＡ以下程度の小さなトランジスタを本回路専用に生産することが望ましい。

また抵抗２３は、ここでは８．２ｋΩとする。
なお、外部出力用デバイス２０の全ての構成要素を１個の半導体基板上に形成し、この半導体基板だけを１個のパッケージに封入してもよいし、一部の構成要素を１個の半導体基板上に形成し、この半導体基板と残りの構成要素とを１個のパッケージに封入してもよい。例えば、バッファトランジスタ２２、エミッタ接地トランジスタ１２、及びバッファトランジスタ１４といった各能動素子を１個の半導体基板上に形成し、この半導体基板と残りの構成要素とを１個のパッケージに封入してもよい。また、各能動素子を２個ないしは３個の半導体基板上に分けて形成し、これらの半導体基板と残りの構成要素とを１個のパッケージに封入してもよい。例えば、バッファトランジスタ２２を半導体基板Ｅ上に形成し、エミッタ接地トランジスタ１２、及びバッファトランジスタ１４を半導体基板Ｆ上に形成して、半導体基板Ｅ、半導体基板Ｆ、及び残りの構成要素を１個のパッケージに封入する。また例えば、バッファトランジスタ２２を半導体基板Ｅ上に形成し、エミッタ接地トランジスタ１２を半導体基板Ｇ上に形成し、バッファトランジスタ１４を半導体基板Ｈ上に形成して、半導体基板Ｅ、半導体基板Ｇ、半導体基板Ｈ、及び残りの構成要素を１個のパッケージに封入する。

＜まとめ＞
以上のように、本発明の実施の形態２の撮像システムによれば、実施の形態１の電流源回路に含まれるバッファトランジスタをＮＰＮトランジスタからＰＮＰトランジスタに変更したことにより、実施の形態１のように全てトランジスタが同じタイプなので生産工程を統一することが容易で生産コストが抑えられるという点においては不利となるが、その他の点においては実施の形態１と同様の効果があり、さらに、温度の変動に伴う特性の変化がうち消し合うので、温度による特性変動を抑えることができるという優れた効果がある。
（実施の形態３）
＜概要＞
本発明の実施の形態３は、実施の形態１と同様に、出力部近傍の受光素子の温度だけが上昇することによる画像情報の品質の低下を抑制するために、出力部の最後段のソースホロワ回路の電流源を受光素子を含む固体撮像素子の外部に設け、また、固体撮像素子の外部に設けた電流源の浮遊容量の増加によるＳ／Ｎ比の劣化を抑えるために、電流源と最終段バッファ回路とを、１個のパッケージ内に形成する撮像システムであり、実施の形態１とは電流源の回路構成が異なる。

＜構成＞
実施の形態３の撮像システムは、実施の形態１の撮像システムの外部出力用デバイス２を外部出力用デバイス３０に置き換えたものであり、実施の形態１と同様の構成要素には同一番号を付し、その説明を省略する。
実施の形態３の撮像システムは、固体撮像素子１、外部出力用デバイス３０、信号処理部３、及び駆動部４から構成される。

図４は、外部出力用デバイス３０の詳細な回路を示す図である。
図４に示すように、外部出力用デバイス３０は電流源回路３１、及び最終段バッファ回路６から構成される。
電流源回路３１は、前記従来の固体撮像素子に含まれている定電流源部に相当する電気回路であり、図４に示すように、Ｊ−ＦＥＴ（接合型電界効果トランジスタ）３２、及びソース抵抗３３から構成され、固体撮像素子１内の出力部の最後段の回路と合わせてソースホロワ回路が形成される。

Ｊ−ＦＥＴ３２は、ベース電極が接地され、ソース電極がソース抵抗３３を介して接地され、ドレイン電極が固体撮像素子１の出力線に接続された小信号用ジャンクションＦＥＴである。ここで、Ｊ−ＦＥＴ３２のドレイン・ソース間には電流が３ｍＡ程度しか流れないことから、例えばドレイン電流が３ｍＡ付近の小信号用ジャンクションＦＥＴを使用する。

なお、小信号用ジャンクションＦＥＴのかわりに定電流ダイオード等の、小信号用ジャンクションＦＥＴと同等の特性を持つ素子及び回路を用いても良い。
またソース抵抗３３は、必ずしも必要ではないが、ソース抵抗を用いるとゲート・ソース電圧が生じ、ドレイン電流のばらつきを抑えることができるという利点がある。ここでは、Ｊ−ＦＥＴ３２の定格電流を必要な電流値よりも大きめに設定し、必要な電流値になる程度のソース抵抗をゲート・ソース間に挿入することとする。

ここでは、ソース抵抗３３は１６０Ωとする。
図５は、ある小信号用ジャンクションＦＥＴ（２ＳＫ１１０３）についての、各ゲート・ソース電圧Ｖｇｓ（０Ｖ，−０．１Ｖ，−０．２Ｖ，−０．３Ｖ，−０．４Ｖ）におけるドレイン・ソース電圧Ｖｄｓとドレイン電流Ｉｄとの関係を示す図である。
図５に示すように、ゲート・ソース電圧Ｖｇｓが−０．４Ｖ、ドレイン・ソース電圧Ｖｄｓが３Ｖ以上の場合にはドレイン電流Ｉｄはほぼ一定値であり、ゲート・ソース間の電位差が大きいほど低いドレイン・ソース電圧Ｖｄｓでドレイン電流Ｉｄは飽和し、またセルフバイアス効果で固体間の電流ばらつきを抑えることができる。

また、ソース抵抗３３を適切な値にすることより、温度による特性変動を抑えることもできる。
図６は、上記小信号用ジャンクションＦＥＴ（２ＳＫ１１０３）についての、各温度Ｔａ（−２５℃，２５℃，７５℃）におけるゲート・ソース電圧Ｖｇｓとドレイン電流Ｉｄとの関係を示す図である。

図６に示すように、ゲート・ソース電圧Ｖｇｓ＝−０．４５Ｖの場合には、どの温度でもドレイン電流はほぼ一定値である。
従って、ソース抵抗３３をこの様なゲート・ソース間電圧とドレイン電流との関係が温度により影響されない値に設定すれば、温度による特性変動を抑えることができる。
例えば、上記小信号用ジャンクションＦＥＴにおいては、ゲート・ソース電圧Ｖｇｓ＝−０．４５Ｖとなるようにソース抵抗３３を設定し、温度による特性変動を抑える。

なお、外部出力用デバイス３０の全ての構成要素を１個の半導体基板上に形成し、この半導体基板だけを１個のパッケージに封入してもよいし、一部の構成要素を１個の半導体基板上に形成し、この半導体基板と残りの構成要素とを１個のパッケージに封入してもよい。例えば、Ｊ−ＦＥＴ３２及びバッファトランジスタ１４といった各能動素子を１個の半導体基板上に形成し、この半導体基板と残りの構成要素とを１個のパッケージに封入してもよい。また、各能動素子を２個の半導体基板上に分けて形成し、これらの半導体基板と残りの構成要素とを１個のパッケージに封入してもよい。例えば、Ｊ−ＦＥＴ３２を半導体基板Ｘ上に形成し、バッファトランジスタ１４を半導体基板Ｙ上に形成して、半導体基板Ｘ、半導体基板Ｙ、及び残りの構成要素を１個のパッケージに封入する。

＜まとめ＞
以上のように、本発明の実施の形態３の撮像システムによれば、出力部の最後段のソースホロワ回路の電流源を受光素子を含む固体撮像素子の外部に設けたことにより、ウェハ厚を５００μｍ程度より薄くした場合に発生する出力部近傍の受光素子の温度だけが上昇することによる画像質の劣化を抑制することができ、また、少なくとも電流源の主要部と最終段バッファ回路の主要部とを１個のパッケージ内に形成するので、配線長を短くすることができ、浮遊容量が減りＳ／Ｎ比を良くすることができる。さらに、Ｊ−ＦＥＴにより電流源を構成することにより、電流設定用のバイアス抵抗分割回路が不要となり部品点数を削減でき、ソースホロワ回路の出力ゲインを向上させることができる。

また、適切な値のソース抵抗を用いることにより、ドレイン電流を安定させ、固体間のばらつきを抑え、温度による特性変動を抑えることができる。
（変形例１）
＜概要＞
本発明の変形例１は、実施の形態１〜３のように電流源回路と最終段バッファ回路の全ての部品を１個のパッケージ内に備えるのではなく、少なくとも電流源の一部と最終段バッファ回路の一部とを、１個のパッケージ内に形成する。

＜構成＞
本発明の実施の形態１では電流源回路５及び最終段バッファ回路６の全ての部品を、本発明の実施の形態２では電流源回路２１及び最終段バッファ回路６の全ての部品を、本発明の実施の形態３では電流源回路３１及び最終段バッファ回路６の全ての部品を１個のパッケージ内に備えているが、必ずしも全ての部品を１個のパッケージ内に備えなくても、本発明の効果が得られる場合がある。

そこで本発明の変形例１では、固体撮像素子の外部に設けた電流源回路と最終段バッファ回路のそれぞれ一部の構成要素を、１個のパッケージ内に備える場合について説明する。
実施の形態１に対応する変形の場合は、電流源回路５の主要部及び最終段バッファ回路６の主要部を１個のパッケージ内に形成し、残りの構成要素はパッケージ外のプリント基板上等に形成する。例えば、能動素子であるバッファトランジスタ１０、エミッタ接地トランジスタ１２、及びバッファトランジスタ１４を１個の半導体基板上に形成し、この半導体基板を１個のパッケージに封入する。また例えば、各能動素子を２個ないしは３個の半導体基板上に分けて形成し、これらの半導体基板の２個中の２個、３個中のいずれか２個、又は３個中の３個を１個のパッケージに封入する。

実施の形態２に対応する変形の場合は、電流源回路２１の主要部及び最終段バッファ回路６の主要部を１個のパッケージ内に形成し、残りの構成要素はパッケージ外のプリント基板上等に形成する。例えば、能動素子であるバッファトランジスタ２２、エミッタ接地トランジスタ１２、及びバッファトランジスタ１４を１個の半導体基板上に形成し、この半導体基板を１個のパッケージに封入する。また例えば、各能動素子を２個ないしは３個の半導体基板上に分けて形成し、これらの半導体基板の２個中の２個、３個中のいずれか２個、又は３個中の３個を１個のパッケージに封入する。

実施の形態３に対応する変形の場合は、電流源回路３１の主要部及び最終段バッファ回路６の主要部を１個のパッケージ内に形成し、残りの構成要素はパッケージ外のプリント基板上等に形成する。例えば、能動素子であるＪ−ＦＥＴ３２及びバッファトランジスタ１４を１個の半導体基板上に形成し、この半導体基板を１個のパッケージに封入する。また例えば、各能動素子を２個の半導体基板上に分けて形成し、これら２個の半導体基板を１個のパッケージに封入する。

なお、複数の能動素子を１個の半導体基板上に形成する場合には、能動素子間
の接続を半導体基板内において実現することができ、抵抗はエッチング等により半導体基板上に形成してもよい。
また、複数の半導体基板を１個のパッケージに封入する場合には、半導体基板間を、パッケージ内において、金線やアルミ線によるワイヤーボンディング等により接続してもよい。

図７（ａ）、（ｂ）、及び（ｃ）は、本発明の変形例１における外部出力用デバイスの概略を示す図である。ここで、実施の形態１〜３と同様の構成要素には同一番号を付し、その説明を省略する。
図７（ａ）に示す外部出力用デバイス４０は、エミッタ接地トランジスタ１２、及びバッファトランジスタ１４から構成される。

図７（ｂ）に示す外部出力用デバイス５０は、Ｊ−ＦＥＴ３２及びバッファトランジスタ１４から構成される。
図７（ｃ）に示す外部出力用デバイス６０は、Ｊ−ＦＥＴ３２、ソース抵抗３３、及びバッファトランジスタ１４から構成される。
（変形例２）
＜概要＞
本発明の変形例２は、実施の形態１〜３、変形例１のように、少なくとも電流源回路の能動素子と最終段バッファ回路の能動素子とを、１個のパッケージ内に形成するだけでなく、固体撮像素子の半導体基板も同じパッケージ内に形成する。

ただし、固体撮像素子の半導体基板内には電流源回路と最終段バッファ回路とは含まれない。
＜構成＞
本発明の変形例２では、電流源回路と最終段バッファ回路のそれぞれの少なくとも一部の構成要素と、固体撮像素子の半導体基板とを１個のパッケージ内に備える場合について説明する。

実施の形態１に対応する変形の場合は、固体撮像素子１の半導体基板、電流源回路５の半導体基板、及び最終段バッファ回路６の半導体基板を１個のパッケージ内に形成する。
実施の形態２に対応する変形の場合は、固体撮像素子１の半導体基板、電流源回路２１の半導体基板、及び最終段バッファ回路６の半導体基板を１個のパッケージ内に形成する。

実施の形態３に対応する変形の場合は、固体撮像素子１の半導体基板の半導体基板、電流源回路３１の半導体基板、及び最終段バッファ回路６の半導体基板を１個のパッケージ内に形成する。
変形例１に対応する変形の場合は、固体撮像素子１の半導体基板、及び他の構成要素の主要部を１個のパッケージ内に形成し、残りの構成要素はパッケージ外のプリント基板上等に形成する。

なお、固体撮像素子１の半導体基板と、パッケージ内の他の構成要素とを、パッケージ内において、金線やアルミ線によるワイヤーボンディング等により接続してもよい。
図８（ａ）、（ｂ）、及び（ｃ）は、本発明の変形例２におけるデバイスの概略を示す図である。ここで、実施の形態１〜３、変形例１と同様の構成要素には同一番号を付し、その説明を省略する。

図８（ａ）に示すデバイス７０は、固体撮像素子１の半導体基板７１、少なくともエミッタ接地トランジスタ１２を含む電流源回路５の半導体基板７２、及び、少なくともバッファトランジスタ１４を含む最終段バッファ回路６の半導体基板７３から構成される。
図８（ｂ）に示すデバイス８０は、固体撮像素子１の半導体基板７１、少なくともエミッタ接地トランジスタ１２を含む電流源回路２１の半導体基板７２、及び、少なくともバッファトランジスタ１４を含む最終段バッファ回路６の半導体基板７３から構成される。

図８（ｃ）に示すデバイス９０は、固体撮像素子１の半導体基板８１、少なくともＪ−ＦＥＴ３２を含む電流源回路３１の半導体基板８２、及び、少なくともバッファトランジスタ１４を含む最終段バッファ回路６の半導体基板８３から構成される。
なお、各実施の形態及び各変形例においては、最終段バッファ部６にＮＰＮトランジスタを用いているが、ＰＮＰトランジスタを用いてもよい。一般的に、ＣＣＤの出力応答性は立ち下がりの応答特性に大きく依存するので、最終段バッファ部６にＰＮＰトランジスタを用いると、エミッタ電流を必要以上に増やすことなく立下りのスルーレートを高めることができる。従って、ＣＣＤの出力部である最終段バッファ部６には、ＰＮＰトランジスタを用いた方が、応答特性の面からみて有利である。

また、最終段バッファ回路６のバッファトランジスタ１４に対して、例えば１００Ω程度のベース抵抗を挿入してもよい。このようなベース抵抗を挿入すると、ＣＣＤの出力信号を高速化する際に問題となるオーバーシュートやアンダーシュートあるいは発振を抑制することができる。
また、本発明の各実施の形態び各変形例においては、ＣＣＤの出力部についての適用例を説明したが、ＣＭＯＳセンサーをはじめとするＭＯＳ型センサー等についても、ＣＣＤの出力部と同様の出力段を有するものであれば同様に適用が可能である。

本発明は、家庭用ビデオカメラやデジタルスチルカメラなどの撮像機器に適用することができる。本発明によって、固体撮像素子のウェハ厚を薄くした場合において、出力部近傍の受光素子の温度だけが上昇することによる画像質の劣化を抑制し、かつ、固体撮像素子の外部に設けた回路中の浮遊容量によって生じるＳ／Ｎ比の劣化を抑制した固体撮像素子が提供でき、撮像機器の画質等の性能の向上に寄与することができる。

また、家庭用だけでなく、あらゆる撮像機器に適用することができる。

本発明の実施の形態１における撮像システムの概略構成を示す図である。 外部出力用デバイス２の詳細な回路を示す図である。 外部出力用デバイス２０の詳細な回路を示す図である。 外部出力用デバイス３０の詳細な回路を示す図である。 小信号用ジャンクションＦＥＴについての、各ゲート・ソース電圧Ｖｇｓにおけるドレイン・ソース電圧Ｖｄｓとドレイン電流Ｉｄとの関係を示す図である。 小信号用ジャンクションＦＥＴについての、各温度Ｔａにおけるゲート・ソース電圧Ｖｇｓとドレイン電流Ｉｄとの関係を示す図である。 図７（ａ）、（ｂ）、及び（ｃ）は、本発明の変形例１における外部出力用デバイスの概略を示す図である。 図８（ａ）、（ｂ）、及び（ｃ）は、本発明の変形例２におけるデバイスの概略を示す図である。

符号の説明

１ 固体撮像素子
２ 外部出力用デバイス
３ 信号処理部
４ 駆動部
５ 電流源回路
６ 最終段バッファ回路
７ 抵抗
８ 抵抗
９ 抵抗
１０ バッファトランジスタ
１１ 抵抗
１２ エミッタ接地トランジスタ
１３ 抵抗
１４ バッファトランジスタ
１５ 抵抗
２０ 外部出力用デバイス
２１ 電流源回路
２２ バッファトランジスタ
２３ 抵抗
２４ 抵抗
３０ 外部出力用デバイス
３１ 電流源回路
３２ Ｊ−ＦＥＴ
３３ ソース抵抗
４０ 外部出力用デバイス
５０ 外部出力用デバイス
６０ 外部出力用デバイス
７０ デバイス
７１ 半導体基板
７２ 半導体基板
７３ 半導体基板
８０ デバイス
８１ 半導体基板
８２ 半導体基板
８３ 半導体基板
９０ デバイス
９１ 半導体基板
９２ 半導体基板
９３ 半導体基板

Claims (12)

1. 複数の受光素子が配列した固体撮像素子と、少なくとも１段の出力回路と、当該出力回路の最後段の出力信号をインピーダンス変換する最終段バッファ回路とを備え、前記複数の受光素子から出力される輝度信号を処理して、画像情報を出力する撮像装置において、
   前記出力回路の最後段は、ソースホロワ回路であり、
   前記ソースホロワ回路の電流源、及び前記最終段バッファ回路が、前記複数の受光素子が形成された第１の半導体基板の外部に形成され、
   前記電流源の主要部、及び前記最終段バッファ回路の主要部が、１個のパッケージ内に形成され、
   前記第１の半導体基板は５００μｍよりも薄い厚みであること
   を特徴とする撮像装置。
2. 前記パッケージ内に形成されている電流源の主要部は、当該電流源に含まれる能動素子であり、
   前記パッケージ内に形成されている最終段バッファ回路の主要部は、当該最終段バッファ回路に含まれる能動素子であること
   を特徴とする請求項１に記載の撮像装置。
3. 前記電流源に含まれる能動素子、及び前記最終段バッファ回路に含まれる能動素子は、前記第１の半導体基板と異なる第２の半導体基板上に形成され、当該第２の半導体基板が前記パッケージに封入されていること
   を特徴とする請求項２に記載の撮像装置。
4. 前記パッケージ内には、さらに、前記第１の半導体基板と前記第２の半導体基板とが当該パッケージ内で接続されていること
   を特徴とする請求項３に記載の撮像装置。
5. 前記電流源は、
   所定の定電圧を抵抗分割し、分割電圧を出力する抵抗分割回路と、
   前記抵抗分割回路の出力インピーダンスを下げる電流源バッファ回路と、
   前記電流源バッファ回路の出力電圧がベース電極に印加され、コレクタ電極が前記固体撮像素子の出力線に接続されているエミッタ接地トランジスタとを含み、
   前記エミッタ接地トランジスタが、前記パッケージ内に形成されている電流源の主要部であること
   を特徴とする請求項２に記載の撮像装置。
6. 前記エミッタ接地トランジスタは、ＮＰＮトランジスタであり、
   前記電流源バッファ回路は、前記分割電圧がベース電極に印加されているＮＰＮトランジスタを含み、
   前記最終段バッファ回路に含まれる能動素子はＮＰＮトランジスタであり、
   ＮＰＮトランジスタである前記エミッタ接地トランジスタ、前記電流源バッファ回路に含まれるＮＰＮトランジスタ、及びＮＰＮトランジスタである前記最終段バッファ回路に含まれる能動素子は、前記固体撮像素子とは別の１個の半導体基板上に形成され、当該半導体基板が前記パッケージ内に形成されていること
   を特徴とする請求項５に記載の撮像装置。
7. 前記エミッタ接地トランジスタは、ＮＰＮトランジスタであり、
   前記電流源バッファ回路は、前記分割電圧がベース電極に印加されているＮＰＮトランジスタを含み、
   前記最終段バッファ回路に含まれる能動素子はＰＮＰトランジスタであり、
   ＮＰＮトランジスタである前記エミッタ接地トランジスタ、前記電流源バッファ回路に含まれるＮＰＮトランジスタ、及びＰＮＰトランジスタである前記最終段バッファ回路に含まれる能動素子は、前記固体撮像素子とは別の１個の半導体基板上に形成され、当該半導体基板が前記パッケージ内に形成されていること
   を特徴とする請求項５に記載の撮像装置。
8. 前記エミッタ接地トランジスタは、ＮＰＮトランジスタであり、
   前記電流源バッファ回路は、前記分割電圧がベース電極に印加されているＰＮＰトランジスタを含み、
   ＮＰＮトランジスタである前記エミッタ接地トランジスタ、及び前記電流源バッファ回路に含まれるＰＮＰトランジスタは、前記パッケージ内に形成されている電流源の主要部であること
   を特徴とする請求項５に記載の撮像装置。
9. 前記電流源は、ゲート電極とソース電極とが接地され、ドレイン電極が前記固体撮像素子の出力線に接続されているＪ−ＦＥＴを含み、
   前記Ｊ−ＦＥＴが、前記パッケージ内に形成されている電流源の主要部であること
   を特徴とする請求項２に記載の撮像装置。
10. 前記ソース電極は、ソース抵抗を介して接地されていること
    を特徴とする請求項９に記載の撮像装置。
11. 前記ソース抵抗は、
    ゲート・ソース間電圧とドレイン電流との関係が、温度により影響されない値に設定されていること
    を特徴とする請求項１０に記載の撮像装置。
12. 前記出力用デバイスのパッケージ内に形成されている能動素子、及び前記最終段バッファ回路に含まれる能動素子は、
    定格電流が１ｍＡ以上、２０ｍＡ以下であること
    を特徴とする請求項２に記載の撮像装置。

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