JP2016005135A - 固体撮像装置 - Google Patents

Abstract

【課題】信号の読み出し速度を上げるとともに、消費電力を抑え、感度や飽和電荷量を維持し、又は、ノイズを低減することができる固体撮像装置を提供することを課題とする。
【解決手段】固体撮像装置は、光を電荷に変換する第１の光電変換部（１）と、第１の光電変換部により変換された電荷が入力されるゲートを含む第１の電界効果トランジスタ（４）と、ベースが前記第１の電界効果トランジスタのソースに接続され、エミッタが信号を出力するバイポーラトランジスタ（６）とを有することを特徴とする。
【選択図】図１

Description

本発明は、固体撮像装置に関する。

特許文献１には、ＪＦＥＴを用いたソースフォロアアンプによって画素信号を読み出す固体撮像装置が開示されている。

特開２００４−６３６５０号公報

固体撮像装置は、主としてＣＣＤとＣＭＯＳセンサとがあるが、画素数の増加と相まって読み出し速度の向上が求められている。これは、静止画撮影における秒間コマ数の向上や、高精細動画に必要だからである。特に、ＣＭＯＳセンサにおいては、各列にＡ／Ｄ変換回路を導入し、各列の画素信号をＡ／Ｄ変換する方式によって読み出し速度が向上する。しかるに、画素からの信号読み出し速度は従来から大きく変わっておらず、列Ａ／Ｄ変換方式のＣＭＯＳセンサにおいて、画素から各列の画素出力線に信号を出力する速度の向上が求められている。

ＣＭＯＳセンサの画素において、ソースフォロワアンプによって画素信号を読み出すのに要する時間は、画素出力線の容量と増幅用トランジスタの相互コンダクタンスの逆数、すなわち出力抵抗との積、によって決まる。この積は、画素出力線の読み出しの時定数であり、通常、時定数の数倍程度の時間が信号読み出しに要する時間である。よって、画素信号読み出し出し速度を上げるには、増幅トランジスタの出力抵抗を下げればよい。

そのためには、増幅トランジスタのチャンネル幅を長くする、チャンネル長を短くする、画素出力線に供給される定電流値を上げる、といった方法がある。出力抵抗は、チャンネル幅の−１／２乗に、チャンネル長の１／２乗に、定電流値の−１／２乗に比例するからである。

チャンネル幅を長くすることは、増幅用トランジスタのサイズを大きくすることなので、サイズの決まった画素の光電変換部を小さくしなければならず、感度、飽和信号電荷量といった固体撮像装置としての基本性能を損なうことにつながる。

チャンネル長を短くすると、ソース及びドレイン間の電気的耐圧が下がるので、画素部の電源電圧を下げる必要が出てくる。しかし、低い電源電圧では飽和信号電荷量の低下を招く上に、ＲＴＳ（Randam Telegraph Signal）ノイズが大きくなり、ＳＮ比も低下する。また、定電流値を増すと、消費電力が増すことになり望ましくない。このように、ＣＭＯＳセンサにおいて、固体撮像装置としての性能、機能の低下を招くことなく画素信号の読み出し速度を上げることは難しい。

本発明の目的は、信号の読み出し速度を上げるとともに、消費電力を抑え、感度や飽和電荷量を維持し、又は、ノイズを低減することができる固体撮像装置を提供することである。

本発明の固体撮像装置は、光を電荷に変換する第１の光電変換部と、第１の光電変換部により変換された電荷が入力されるゲートを含む第１の電界効果トランジスタと、ベースが前記第１の電界効果トランジスタのソースに接続され、エミッタが信号を出力するバイポーラトランジスタとを有することを特徴とする。

消費電力の低減、感度や飽和電荷量を維持、又は、ノイズの低減を達成しつつ、信号の読み出し速度を上げることができる。

第１の実施形態による固体撮像装置の構成例を示す回路図である。 第１の実施形態による固体撮像装置の構成例を示す断面図である。 第２の実施形態による固体撮像装置の構成例を示す回路図である。 第３の実施形態による固体撮像装置の構成例を示す回路図である。

（第１の実施形態）
図１は、本発明の第１の実施形態による固体撮像装置の構成例を示す回路図である。固体撮像装置は、画素、及び画素信号を読み出す画素出力線７を有する。フォトダイオード１のカソードは、電源電位ノードに接続される。ｐ型転送用ＭＯＳトランジスタ２は、ソースがフォトダイオード１のアノードに接続され、ゲートが端子９に接続され、ドレインがフローティングディフュージョン（以下ＦＤと称する）３に接続される。ｐ型リセット用ＭＯＳトランジスタ５は、ソースがＦＤ３に接続され、ゲートが端子１１に接続され、ドレインがリセット電位端子１０に接続される。すなわち、リセット用ＭＯＳトランジスタ５は、ＪＦＥＴ４のゲート及びリセット電位端子１０間に接続される第４の電界効果トランジスタである。ｎ型接合型電界効果トランジスタ４は、ドレインが電源電位ノードに接続され、ゲートがＦＤ３に接続される第１の電界効果トランジスタである。以下、接合型電界効果トランジスタを、ＪＦＥＴと称する。転送用ＭＯＳトランジスタ２は、フォトダイオード１のアノード及びＪＦＥＴ４のゲート間に接続される第２の電界効果トランジスタである。ｎｐｎ型バイポーラトランジスタ６は、コレクタがＪＦＥＴ４のドレインに接続され、ベースがｎ型ＪＦＥＴ４のソースに接続され、エミッタが画素出力線７に接続される。ｎ型ＭＯＳトランジスタ８は、ドレインが画素出力線７に接続され、ゲートが端子１２に接続され、ソースがグランド電位ノードに接続される。なお、画素は１個に限定されず、固体撮像装置は、それぞれが、ＪＦＥＴ４とバイポーラトランジスタ６とを含む複数の画素を有するようにしてもよい。

フォトダイオード１は、入射光を電荷（ホール）に変換して蓄積する第１の光電変換部である。ＦＤ３は、信号電荷を蓄積する。ｐ型転送用ＭＯＳトランジスタ２は、フォトダイオード１に蓄積した信号電荷をＦＤ３に転送する。この構成により、光電変換部で変換された信号電荷をＪＦＥＴ４のゲートに入力することができる。ｐ型リセット用ＭＯＳトランジスタ５は、ＦＤ３をリセットする。画素出力線７は、バイポーラトランジスタ６のエミッタに接続され、画素信号が読み出される。ｎ型ＭＯＳトランジスタ８は、画素出力線７に接続され、定電流用のトランジスタである。端子９は、転送用ＭＯＳトランジスタ２のゲートにパルスを印加するための端子である。リセット電位端子１０は、リセット用ＭＯＳトランジスタ５のドレインに接続される。端子１１は、リセット用ＭＯＳトランジスタ５のゲートにパルスを印加するための端子である。端子１２は、定電流供給用ＭＯＳトランジスタ８のゲートにパルスを印加するための端子である。

ＪＦＥＴ４のドレインは、バイポーラトランジスタ６のコレクタに接続される。ＪＦＥＴ４のドレイン電流を担うキャリアとバイポーラトランジスタ６のコレクタ電流を担うキャリアは同一の型である。

画素の増幅用トランジスタは、ＪＦＥＴ４のソースがバイポーラトランジスタ６のベースに接続されたものである。ＪＦＥＴ４のドレイン電流及びバイポーラトランジスタ６のコレクタ電流は、ともに基板から供給される。ＪＦＥＴ４のゲートに信号キャリアを受けて、バイポーラトランジスタ６のエミッタからエミッタフォロワで読み出す。すなわち、信号ホールをＪＦＥＴ４のゲート部に受け、バイポーラトランジスタ６のエミッタに接続した画素出力線７に負荷電流を流すことにより、エミッタフォロワとソースフォロワが直列接続した増幅回路が形成される。これにより、低消費電流（低消費電力）かつ、高速の読み出しがなされる。以下、その詳細を説明する。

図２は、図１の固体撮像装置の構成例を示す断面図であり、図１と同じ部品には同じ番号を付している。１３はｎ型半導体基板である。１４は半導体基板１の表面部に形成されたｎ型拡散層である。１５はｎ型拡散層の下部に形成され、信号ホールを蓄積するｐ型拡散層である。１６は転送用ＭＯＳトランジスタ２のゲートである。３はＦＤであるとともに、ＪＦＥＴ４の表面ゲートを成すｐ型拡散層である。１７はＪＦＥＴ４の埋め込みゲートを成すｐ型拡散層である。１８はＪＦＥＴ４のチャンネル部を成すｎ型拡散層である。１９はＪＦＥＴ４のソースを成すｎ型拡散層である。２０はバイポーラトランジスタ６のベースを成すｐ型拡散層である。２１はバイポーラトランジスタ６のエミッタを成すｎ型拡散層である。２２はＪＦＥＴ４とバイポーラトランジスタ６とを分離するためのｎ型拡散層である。２３はＪＦＥＴ４のソース１９とバイポーラトランジスタ６のベースとを接続する配線である。７は画素出力配線である。

なお、図１及び図２の固体撮像装置は、信号ホールを蓄積するフォトダイオード１と、そのホール信号を増幅するｎ型ＪＦＥＴ４と、ｎｐｎ型バイポーラトランジスタ６を用いるが、これに限定されない。固体撮像装置は、信号電子を蓄積するフォトダイオードと、その電子信号を増幅するｐ型ＪＦＥＴと、ｐｎｐ型バイポーラトランジスタを用いてもよい。

一般に、電界効果トランジスタ、つまりＪＦＥＴやＭＯＳトランジスタで構成されるソースフォロワの出力抵抗に比べ、バイポーラトランジスタ６で構成されるエミッタフォロワの出力抵抗は小さい。例えば、エミッタフォロワ及びソースフォロワにおいて、トランジスタが両者ともほぼ１平方ミクロン、フォロワ回路を構成する定電流値が５μＡで同じとすれば、エミッタフォロワ出力抵抗はソースフォロワ出力抵抗の１/１０程度である。

しかるに、バイポーラトランジスタ６が動作する場合には、ベース電流が流れるので、ベースに信号電荷を受けて、通常のエミッタフォロワ動作を行うと、信号電荷が破壊される。

図１において、画素信号電荷を読み出す時には、ＦＤ３の電位を、リセット用ＭＯＳトランジスタ５により、他の画素信号の読み出しを行わない画素のＦＤ３に比べて、高い電位にリセットし、ＭＯＳトランジスタ８に流れる定電流によって読み出しを行う。転送用ＭＯＳトランジスタ２によってＦＤ３へ信号電荷が転送される前と後の２回、画素出力線７への読み出しを行い、この２回の信号の差分が純粋の画素信号となる。

この画素信号出力動作は、バイポーラトランジスタ６のエミッタフォロワ動作によるが、この時に流れるベース電流はＪＦＥＴ４によって供給される。つまり、ベース電流とＪＦＥＴ４とでソースフォロワが構成され、このソースフォロワとエミッタフォロワとが直列接続した回路動作となる。むろんこの時のＪＦＥＴ４のゲートとソースとは逆バイアス状態を保つように設定される。

バイポーラトランジスタ６の電流増幅率をｈＦＥとすると、ＭＯＳトランジスタ８に流れる定電流値の１／（ｈＦＥ＋１）がベース電流となる。通常、ｈＦＥは数十〜数百程度の値となるので、ＪＦＥＴ４のソースフォロワの出力抵抗はそのベース電流の小ささゆえに大きい。しかるに、ＪＦＥＴ４のソースフォロワが駆動するのは、それが接続されるバイポーラトランジスタ６のベースひとつ分のごく小さい容量である。よって、ｈＦＥが極端に大きく、したがってベース電流がごく小さくなってしまわなければ、ＪＦＥＴ４のソースフォロワが画素信号読み出し時の速度を決めることはない。読み出し速度を決めるのは、容量の大きい画素出力線７を駆動するバイポーラトランジスタ６のエミッタフォロワである。

例えば、図１において、ＭＯＳトランジスタ８に流れる定電流値を通常のＣＭＯＳセンサの画素信号出力時に設定される定電流値の１/３とする。それでも、バイポーラトランジスタ６のエミッタフォロワの出力抵抗は、通常のＣＭＯＳセンサの画素のソースフォロワ出力抵抗の１/３程度である。つまり、通常のＣＭＯＳセンサの画素に比べて、本実施形態の画素では、画素読み出しに要する消費電流が１/３であって、画素信号の読み出し速度が３倍である。

しかも、増幅用トランジスタとして使われるＪＦＥＴ４及びバイポーラトランジスタ６は、一般にＭＯＳトランジスタに比べて、ＲＴＳノイズが非常に小さいという利点があるので、ノイズが低減するという効果も得られる。よって、本実施形態によれば、消費電流が小さく、読み出し速度が速く、ノイズの小さい固体撮像装置を実現することができる。

（第２の実施形態）
図３は、本発明の第２の実施形態による固体撮像装置の構成例を示す回路図である。本実施形態（図３）は、第１の実施形態（図１）に対して、フォトダイオード２４、ｐ型転送用ＭＯＳトランジスタ２５を追加したものである。図３において、図１と同一の部品についは同一の番号を付し、説明を省略する。以下、本実施形態が第１の実施形態と異なる点を説明する。

フォトダイオード２４のカソードは、電源電位ノードに接続される。ｐ型転送用ＭＯＳトランジスタ２５は、ソースがフォトダイオード２４のアノードに接続され、ゲートが端子２６に接続され、ドレインがＦＤ３に接続される。すなわち、転送用ＭＯＳトランジスタ２５は、フォトダイオード２４のアノード及びＪＦＥＴ４のゲート間に接続される第３の電界効果トランジスタである。フォトダイオード２４は、入射光を電荷（ホール）に変換して蓄積する第２の光電変換部である。ｐ型転送用ＭＯＳトランジスタ２５は、フォトダイオード２４に蓄積した信号電荷をＦＤ３に転送する。端子２６は、転送用ＭＯＳトランジスタ２５のゲートにパルスを印加するための端子である。

第２の実施形態においては、２つの画素は、すなわち、フォトダイオード１及び転送用ＭＯＳトランジスタ９を含む画素とフォトダイオード２４及び転送用ＭＯＳトランジスタ２５を含む画素である。その２つの画素は、ＦＤ３、リセット用ＭＯＳトランジスタ５、ＪＦＥＴ４、及びバイポーラトランジスタ６を共有する。

第１の実施形態（図１）においては、１つの画素がＪＦＥＴ４とバイポーラトランジスタ６とを有しているため、例えば特許文献１のＪＦＥＴ画素の構成要素に比べて、バイポーラトランジスタ６の１つ分が多い。よって、同じ画素サイズならば、フォトダイオード１の面積を縮小せねばならず、感度、飽和信号電荷量が小さくならざるをえない。しかるに、図３の画素構成においては、２つの画素の一方にＪＦＥＴ４を、もう一方にバイポーラトランジスタ６を配置することなどができ、感度、飽和信号電荷量の低下を防止できる。よって、本実施形態によれば、感度、飽和信号電荷量を維持しつつ、消費電流が小さく、読み出し速度が速く、ノイズの小さい固体撮像装置を実現することができる。

（第３の実施形態）
図４は、本発明の第３の実施形態による固体撮像装置の構成例を示す回路図である。本実施形態（図４）は、第１の実施形態（図１）に対して、転送用トランジスタ２を削除し、演算増幅器（以下オペアンプと称する）２７を追加したものである。オペアンプ２７の２個の入力端子は、それぞれ、バイポーラトランジスタ６のエミッタ及びリセット電位端子２８に接続される。リセット用ＭＯＳトランジスタ５は、ＪＦＥＴ４のゲート及びオペアンプ２７の出力端子間に接続される。以下、本実施形態（図４）が第１の実施形態（図１）と異なる点を説明する。

フォトダイオード１のアノードは、ＪＦＥＴ４のゲート及びリセット用ＭＯＳトランジスタ５のソースに接続される。オペアンプ２７は、＋入力端子がリセット電位端子２８に接続され、−入力端子が画素出力線７に接続され、出力端子がリセット用ＭＯＳトランジスタ５のドレインに接続される。フォトダイオード１のアノードのホール信号蓄積電極の少なくとも一部がＪＦＥＴ４のゲートそのもので構成されている。ＪＦＥＴ４のゲートは、フォトダイオード１により変換された電荷（ホール）を入力する。

ここで、画素における単なるスイッチによるリセットではｋＴＣノイズと言われる熱ノイズが生じ、そのノイズを除去するためにＣＭＯＳセンサでは信号電荷転送前と後との信号の差分をとるという相間二重サンプリング（以下ＣＤＳと称する）が行われる。第３の実施形態の画素には、信号電荷の転送用ＭＯＳトランジスタ２（図１）が無いので、ＣＤＳ動作を行うことができない。その代わりに、フィードバックリセットというｋＴＣノイズを抑制するリセット方法を採用する。このリセット方法は、リセット部位の電位に対して大きな負ゲインを持つ増幅回路の出力をリセット電位に設定することでリセット部位の熱ノイズを抑え込むものである。よって、このフィードバックリセットでは、リセット部位の熱的ゆらぎによる電位変動にフィードバック回路が追随する必要がある。追随が遅れるほど、熱ノイズ抑制効果が低減する。

図４においては、リセット部位はＪＦＥＴ４のゲート部、すなわち信号電荷蓄積部である。リセット時には、ＭＯＳトランジスタ８に定電流が流れており、ＪＦＥＴ４のゲート電位変化はソースフォロワとエミッタフォロワの直列接続回路によって画素出力線７に現れる。さらに、オペアンプ２７によって、画素出力線７の電位変化に対する負のフィードバック電位がリセット用ＭＯＳトランジスタ５を通したＪＦＥＴ４のゲート部のリセット電位となる。

フィードバックリセットにおいて、画素の増幅回路がＣＭＯＳセンサの画素のようなソースフォロワ回路であると、リセット部位の電位変動が画素出力線７に現れるまでの時間が長く、したがってノイズ抑制効果は小さくなる。転送用トランジスタ２（図１）の無いＣＭＯＳセンサの画素にフィードバックリセットを適用する場合、画素出力線７への出力時間が長いということが１つの大きな障害である。ただし、図４に示した第３の実施形態のような構成であれば、リセット部位であるＪＦＥＴ４のゲートの電位変動が画素出力線７へ短い時間で現れる。その分、フィードバック回路の追随が速くなり、ｋＴＣノイズ低減効果が高くなる。

第３の実施形態においては、転送用ＭＯＳトランジスタ２（図１）が無く、その分、フォトダイオード１のサイズを大きく取れる上、信号電荷転送効率の影響がないので、高い感度と大きな飽和信号電荷量が得られる。

以上説明したように、第３の実施形態によれば、ノイズ除去効率が高く、したがって低ノイズであり、かつ感度が高く、飽和信号電荷量の大きい固体撮像装置を実現することが可能である。

なお、第３の実施形態において、図４におけるフォトダイオード１の替わりに光電変換膜を使用してもよい。光電変換膜は、通常センサの上部に積層され、配線によって半導体、この場合はＪＦＥＴ４のゲートに接続される。

なお、第１、第２、第３の実施形態において、例えば信号キャリアをホールとし、トランジスタの型をすべて反対にしてもよい。フォトダイオード１が光をホールに変換する場合、ＪＦＥＴ４はｎ型電界効果トランジスタであり、バイポーラトランジスタ６はｎｐｎ型バイポーラトランジスタである。また、フォトダイオード１が光を電子に変換する場合、ＪＦＥＴ４はｐ型電界効果トランジスタであり、バイポーラトランジスタ６はｐｎｐ型バイポーラトランジスタである。

しかるに、それ以外の信号電荷とトランジスタの型の組み合わせの成立は困難であり、できたとしてもセンサとしての基本性能を損なうことになる。例えば、信号電荷が電子でＪＦＥＴ４がｎ型という組み合わせの成立は非常に困難である。信号電荷が電子ならば、画素のウエルはｐ型となるが、ＪＦＥＴ４のｐ型ゲートをｐウエルと分離して構成することが、特に画素サイズ径が１０ミクロン程度以下では困難だからである。

また、ｎ型ＪＦＥＴとｐｎｐ型バイポーラトランジスタ、あるいはｐ型ＪＦＥＴとｎｐｎ型バイポーラトランジスタという組み合わせも非常に困難である。ＪＦＥＴとバイポーラトランジスタそれぞれの制御電極、すなわちゲートとベースの型が異なり、これらを分離して形成することが困難である。さらに、ソースフォロワの電流とエミッタフォロワの電流の向きが逆なので、ソースフォロワ電流供給源をさらに画素内に形成する必要がある。このような画素構成ではフォトダイオード１のサイズを著しく縮小せねばならず、たとえ構成できたとしても固体撮像装置としての基本特性を損なうのである。

さらに、ＪＦＥＴに代えてＭＯＳトランジスタを使うことも非常に難しい。ｎ型ＭＯＳトランジスタは、ｐウエル中に形成されるので、ｎｐｎ型バイポーラトランジスタとの分離が困難、少なくともかなりの面積を必要とする。

ｐ型ＭＯＳトランジスタとｎｐｎ型バイポーラトランジスタの組み合わせについては、両者ともｎウエル中に形成されるので共存しやすいが、ドレイン電流、コレクタ電流が流れる方向が反対なので、ソースフォロワ電流供給源を画素内に形成する必要がある。

以上のように、第１〜第３の実施形態以外のキャリアの型とトランジスタの型の組み合わせはたとえできたとしても、固体撮像装置としての基本特性が損なわれるのである。第１〜第３の実施形態に示された信号キャリアの型とトランジスタの型との組み合わせ、あるいはその型をすべて逆にした組み合わせのみが好ましい。これにより、実質上、センサとしての基本特性を損なうことなく、あるいは基本性能を向上させつつ、低消費電流、低ノイズ、高速画素信号読み出しという利点を備えた固体撮像装置を実現する。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１ フォトダイオード、４ ＪＦＥＴ、６ バイポーラトランジスタ

Claims (10)

1. 光を電荷に変換する第１の光電変換部と、
   第１の光電変換部により変換された電荷が入力されるゲートを含む第１の電界効果トランジスタと、
   ベースが前記第１の電界効果トランジスタのソースに接続され、エミッタが信号を出力するバイポーラトランジスタと
   を有することを特徴とする固体撮像装置。
2. 前記第１の電界効果トランジスタは、接合型電界効果トランジスタであることを特徴とする請求項１記載の固体撮像装置。
3. 前記第１の電界効果トランジスタのドレインは、前記バイポーラトランジスタのコレクタに接続されることを特徴とする請求項１又は２記載の固体撮像装置。
4. 前記第１の光電変換部は、光をホールに変換し、
   前記第１の電界効果トランジスタは、ｎ型電界効果トランジスタであり、
   前記バイポーラトランジスタは、ｎｐｎ型バイポーラトランジスタであることを特徴とする請求項１〜３のいずれか１項に記載の固体撮像装置。
5. 前記第１の光電変換部は、光を電子に変換し、
   前記第１の電界効果トランジスタは、ｐ型電界効果トランジスタであり、
   前記バイポーラトランジスタは、ｐｎｐ型バイポーラトランジスタであることを特徴とする請求項１〜３のいずれか１項に記載の固体撮像装置。
6. さらに、前記第１の光電変換部及び前記第１の電界効果トランジスタのゲート間に接続される第２の電界効果トランジスタを有することを特徴とする請求項１〜５のいずれか１項に記載の固体撮像装置。
7. さらに、光を電荷に変換する第２の光電変換部と、
   前記第２の光電変換部及び前記第１の電界効果トランジスタのゲート間に接続される第３の電界効果トランジスタを有することを特徴とする請求項６記載の固体撮像装置。
8. さらに、前記第１の電界効果トランジスタのゲート及びリセット電位端子間に接続される第４の電界効果トランジスタを有することを特徴とする請求項１〜７のいずれか１項に記載の固体撮像装置。
9. さらに、２個の入力端子がそれぞれ前記バイポーラトランジスタのエミッタ及びリセット電位端子に接続される演算増幅器と、
   前記第１の電界効果トランジスタのゲート及び前記演算増幅器の出力端子間に接続される第４の電界効果トランジスタとを有することを特徴とする請求項１〜５のいずれか１項に記載の固体撮像装置。
10. それぞれが、前記第１の電界効果トランジスタと、前記バイポーラトランジスタとを含む、複数の画素を有することを特徴とする請求項１〜９のいずれか１項に記載の固体撮像装置。

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