JP2000223688A

JP2000223688A - 固体撮像装置およびカメラシステム

Info

Publication number: JP2000223688A
Application number: JP11020984A
Authority: JP
Inventors: Hiroaki Oki; 洋昭大木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-01-29
Filing date: 1999-01-29
Publication date: 2000-08-11

Abstract

(57)【要約】【課題】基板バイアス回路をＣＣＤ撮像装置と同一基
板上に搭載する場合に構造上制約があり、最終段のエミ
ッタフォロワ部をラテラル型ｎｐｎトランジスタのみで
構成したのでは、高い電流増幅率ｈ_FEを得ることができ
ない。【解決手段】ＣＣＤ撮像装置１０の基板バイアス回路
２３において、基板電流に対する基板バイアス電圧Ｖｓ
ｕｂの変動を抑制するエミッタフォロワ部２３２を、電
流増幅率ｈ_FEを稼げるバーチカル型トランジスタからな
る１段目のエミッタフォロワトランジスタＱ１と、ｐｎ
接合逆耐圧を稼ぐことができるラテラル型トランジスタ
からなる２段目のエミッタフォロワトランジスタＱ２の
２段構成とし、トータルの電流増幅率ｈ_FEを向上させ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、固体撮像装置およ
びカメラシステムに関し、特に固体撮像装置における基
板バイアス回路の構成および当該基板バイアス回路を有
する固体撮像装置を撮像デバイスとして搭載したカメラ
システムに関する。

【０００２】

【従来の技術】固体撮像装置、例えばＣＣＤ(Charge Co
upled Device) 型撮像装置（以下、ＣＣＤ撮像装置と称
す）において、２次元マトリクス状に配置されたセンサ
部（画素）がいわゆる縦型オーバーフロードレイン構造
の場合、基板がオーバーフロードレインとなり、センサ
部の飽和信号電荷量はデバイスのＳ／Ｎ特性、垂直ＣＣ
Ｄの取り扱い電荷量などによって決定されるが、製造ば
らつきによってオーバーフローバリアのポテンシャルが
ばらつくことになる。

【０００３】このオーバーフローバリアのポテンシャル
は、オーバーフロードレインバイアス、即ち基板バイア
ス電圧Ｖｓｕｂの電圧値によって調整可能である。した
がって、デバイス個々の製造ばらつきに伴うセンサ部の
オーバーフローバリアのポテンシャルのばらつきを考慮
して基板バイアス電圧Ｖｓｕｂを最適値に設定するため
に、ＣＣＤ撮像装置には通常、基板バイアス回路が搭載
されている。

【０００４】この基板バイアス回路では、基板電流に対
する基板バイアスの発生値の変動を抑制することを目的
として、回路最終段をエミッタフォロワ化している。エ
ミッタフォロワ部で言えば、基板電流はコレクタ（エミ
ッタ）電流Ｉｃであり、基板バイアス変動の原因となる
のがベース電流Ｉｂである。電流増幅率ｈ_FE（＝Ｉｃ／
Ｉｂ）が高ければコレクタ電流Ｉｃに対するベース電流
Ｉｂが小さいということで、基板電流に対するバイアス
変動の抑制効果は上がる。

【０００５】ここで、基板電流は、ＣＣＤ撮像装置の撮
像面に入射する光を光電変換して得られる電子によって
発生するものである。したがって、ＣＣＤ撮像装置には
その用途から見て、基板電流の発生は避けられないこと
である。

【０００６】この種の基板バイアス回路において、従来
は、最終段のエミッタフォロワ部にｐｎ接合の逆耐圧を
稼ぐことができるラテラル型ｎｐｎトランジスタのみを
使用した構成を採っていた。

【０００７】

【発明が解決しようとする課題】しかしながら、上記構
成の従来の基板バイアス回路では、当該回路をＣＣＤ撮
像装置と同一基板上に搭載（オンチップ化）することか
ら構造上制約があり、最終段のエミッタフォロワ部をラ
テラル型ｎｐｎトランジスタのみで構成したのでは、高
い電流増幅率ｈ_FEを得ることができないという課題があ
る。

【０００８】電流増幅率ｈ_FEを向上するために、構造上
必要なことは、トランジスタのベース長を短くかつ接合
断面積を大きくすることである。これまでのラテラル型
ｎｐｎトランジスタでは、ベース長はパターンルールで
決定されるので、接合断面積を稼ぐために可能な限りの
大面積を確保するしか方法がなかった。それでも、電流
増幅率ｈ_FEは１〜５程度と低いのが現状である。

【０００９】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、基板バイアス回路の
最終段エミッタフォロワの電流増幅率ｈ_FEを上げ、基板
電流に対してバイアス変動の抑制効果の向上を可能とし
た固体撮像装置およびこれを搭載したカメラシステムを
提供することにある。

【００１０】

【課題を解決するための手段】本発明による固体撮像装
置は、所定の基板バイアス電圧を発生する基板バイアス
電圧発生回路と、基板電流に対する基板バイアス電圧の
変動を抑制するエミッタフォロワ部とを有し、このエミ
ッタフォロワ部をバーチカル型トランジスタを用いて構
成してなる基板バイアス回路を備えた構成となってい
る。そして、本発明によるカメラシステムは、当該基板
バイアス回路を有する固体撮像装置を撮像デバイスとし
て搭載している。

【００１１】上記構成の固体撮像装置およびカメラシス
テムにおいて、エミッタフォロワ部を構成するバーチカ
ル型トランジスタは電流増幅率ｈ_FEを稼げることから、
エミッタフォロワ部の電流増幅率ｈ_FEを向上できる。こ
れにより、基板電流、即ちエミッタフォロワ部のコレク
タ（エミッタ）電流に対するベース電流の比率が小さく
なる。このベース電流を小さくできることで、基板バイ
アス電圧の変動を抑制できる。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の一
実施形態に係るＣＣＤ撮像装置を示す概略構成図であ
る。

【００１３】図１において、行（垂直）方向および列
（水平）方向に２次元マトリクス状に配列された複数個
のセンサ部１１の各々は、入射光をその光量に応じた電
荷量の信号電荷に変換して蓄積する。複数本の垂直ＣＣ
Ｄ１３は、これらセンサ部１１の垂直列ごとに設けら
れ、各センサ部１１から読み出しゲート部１２によって
読み出された信号電荷を垂直転送する。これらセンサ部
１１、読み出しゲート部１２および垂直ＣＣＤ１３によ
って撮像エリア１４が構成されている。

【００１４】この撮像エリア１４において、センサ部１
１に蓄積された信号電荷は、読み出しゲート部１２に後
述する読み出しパルスＸＳＧが印加されることによって
垂直ＣＣＤ１３に読み出される。垂直ＣＣＤ１３は、例
えば４相の垂直転送クロックφＶ１〜φＶ４によって転
送駆動され、読み出しゲート部１２によって読み出され
た信号電荷を水平ブランキング期間の一部にて１走査線
（１ライン）に相当する部分ずつ順に垂直方向に転送す
る。

【００１５】ここで、垂直ＣＣＤ１３において、１相目
および３相目の転送電極は、読み出しゲート部１２のゲ
ート電極を兼ねている。このことから、４相の垂直転送
クロックφＶ１〜φＶ４のうち、１相目の転送クロック
φＶ１と３相目の転送クロックφＶ３が低レベル、中間
レベルおよび高レベルの３値を採るように設定されてお
り、その３値目の高レベルのパルスが読み出しゲート部
１２に与えられる読み出しパルスＸＳＧとなる。

【００１６】撮像エリア１４の図面上の下側には、水平
ＣＣＤ１５が配されている。この水平ＣＣＤ１５には、
複数本の垂直ＣＣＤ１３から１ラインに相当する信号電
荷が順次転送される。水平ＣＣＤ１５は、例えば２相の
水平転送クロックφＨ１，φＨ２によって転送駆動さ
れ、複数本の垂直ＣＣＤ１３から移された１ライン分の
信号電荷を、水平ブランキング期間後の水平走査期間に
おいて順次水平方向に転送する。

【００１７】水平ＣＣＤ１５の転送先側の端部には、例
えばフローティング・ディフュージョン・アンプ構成の
電荷電圧変換部１６が設けられている。この電荷電圧変
換部１６は、水平ＣＣＤ１５によって水平転送されてき
た信号電荷を順次信号電圧に変換して出力する。この信
号電圧は、出力回路（図示せず）を経た後、被写体から
の光の入射量に応じたＣＣＤ出力ＯＵＴとして、出力端
子１７から外部に出力される。

【００１８】上述したセンサ部１１、読み出しゲート部
１２、垂直ＣＣＤ１３、水平ＣＣＤ１５および電荷電圧
変換部１６等は半導体基板（以下、単に基板と称す）１
８上に形成される。以上により、インターライン転送方
式のＣＣＤ撮像装置１０が構成されている。このＣＣＤ
撮像装置１０を駆動するための４相の垂直転送クロック
φＶ１〜φＶ４および２相の水平転送クロックφＨ１，
φＨ２は、タイミング発生回路１９で発生される。

【００１９】４相の垂直転送クロックφＶ１〜φＶ４
は、基板１８上に形成された端子（パッド）２０-1〜２
０-4を介して垂直ＣＣＤ１３に供給される。２相の水平
転送クロックφＨ１，φＨ２は、端子２１-1，２１-2を
介して水平ＣＣＤ１５に供給される。タイミング発生回
路１９はさらに、これらの転送クロックの外に、センサ
部１１に蓄積された信号電荷を基板１８へ掃き出すため
の電子シャッタパルスφＳＵＢも発生する。この電子シ
ャッタパルスφＳＵＢは、コンデンサＣ０で直流カット
された後、端子２２を介して基板１８内に入力されて後
述する基板バイアス電圧Ｖｓｕｂに重畳される。

【００２０】基板１８上にはさらに、当該基板１８をデ
バイス固有の基板バイアス電圧Ｖｓｕｂによってバイア
スする基板バイアス回路２３も形成されている。この基
板バイアス回路２３は、デバイス固有の基板バイアス電
圧を発生する基板バイアス電圧発生回路２３１と、基板
電流に対する基板バイアス電圧Ｖｓｕｂの変動を抑制す
るエミッタフォロワ部２３２とを有する構成となってい
る。エミッタフォロワ部２３２は、基板１８に印加され
る電子シャッタパルスφＳＵＢを基板バイアス電圧Ｖｓ
ｕｂでクランプする役割も持っている。

【００２１】このエミッタフォロワ部２３２は、基板バ
イアス電圧発生回路２３１で発生された基板バイアス電
圧をベース入力とし、コレクタが電源Ｖｄｄに接続され
たバイポーラトランジスタＱ１と、このトランジスタＱ
１のエミッタにベースが接続されかつコレクタが電源Ｖ
ｄｄに接続されたバイポーラトランジスタＱ２と、これ
らトランジスタＱ１，Ｑ２の各エミッタとグランドとの
間に接続された抵抗Ｒ１，Ｒ２とを有し、トランジスタ
Ｑ２のエミッタ出力電圧を基板バイアス電圧Ｖｓｕｂと
して基板１８に印加する構成となっている。

【００２２】この２段構成のエミッタフォロワ部２３２
において、１段目のエミッタフォロワトランジスタＱ１
としてバーチカル型トランジスタを、２段目のエミッタ
フォロワトランジスタＱ２としてラテラル型トランジス
タをそれぞれ用いている。図２に、バーチカル型トラン
ジスタの断面構造（Ａ）およびラテラル型トランジスタ
の断面構造（Ｂ）をそれぞれ示す。バーチカル型トラン
ジスタは、ベース長を短くできる利点を持つ。したがっ
て、電流増幅率ｈ_FEを稼げる。一方、ラテラル型トラン
ジスタは、ｐｎ接合逆耐圧を稼ぐことができる。

【００２３】上述したように、ＣＣＤ撮像装置１０の基
板バイアス回路２３において、基板電流に対する基板バ
イアス電圧Ｖｓｕｂの変動を抑制するエミッタフォロワ
部２３２を、電流増幅率ｈ_FEを稼げるバーチカル型トラ
ンジスタからなる１段目のエミッタフォロワトランジス
タＱ１と、ＰＮ接合逆耐圧を稼ぐことができるラテラル
型トランジスタからなる２段目のエミッタフォロワトラ
ンジスタＱ２の２段構成としたことにより、トータルの
電流増幅率ｈ_FEを向上させることができる。

【００２４】そして、電流増幅率ｈ_FEの向上により、基
板電流、即ちエミッタフォロワ部２３２のコレクタ（エ
ミッタ）電流に対するベース電流の比率が小さくなる。
このベース電流を小さくできることで、基板バイアス電
圧Ｖｓｕｂの変動を抑制することができ、結果として、
基板電流に対する基板バイアス電圧Ｖｓｕｂの変動の抑
制効果を上げることができる。

【００２５】ところで、このエミッタフォロワ部２３２
は、先述したように、電子シャッタパルスφＳＵＢを基
板バイアス電圧Ｖｓｕｂでクランプする役割も持ってい
ることから、電子シャッタパルスφＳＵＢの振幅以上の
ベース‐エミッタ間耐圧が必要となる。これに対して、
本実施形態に係るエミッタフォロワ部２３２では、ｐｎ
接合逆耐圧を稼ぐことができるラテラル型トランジスタ
からなるエミッタフォロワトランジスタＱ２を２段目に
配した構成を採っているので、エミッタフォロワトラン
ジスタＱ１として耐圧が低い、または確保できない可能
性のあるバーチカル型トランジスタを用いても、ベース
‐エミッタ間耐圧の点でも何ら問題はない。

【００２６】なお、本実施形態では、エミッタフォロワ
部２３２が、電子シャッタパルスφＳＵＢを基板バイア
ス電圧Ｖｓｕｂでクランプする役割も持つことを前提と
し、ｐｎ接合逆耐圧を稼ぐことができるラテラル型トラ
ンジスタからなるエミッタフォロワトランジスタＱ２を
２段目に配する２段構成としたが、これに限定されるも
のではない。

【００２７】すなわち、電子シャッタ機能を持たないＣ
ＣＤ撮像素子の場合には、電子シャッタパルスφＳＵＢ
の振幅以上のベース‐エミッタ間耐圧を確保する必要が
ないため、バーチカル型トランジスタからなるエミッタ
フォロワトランジスタＱ１のみを用いた１段構成とする
ことも可能であり、この場合にも同様にして、電流増幅
率ｈ_FEを上げ、基板電流による基板バイアス電圧Ｖｓｕ
ｂの変動の抑制効果を上げることができる。

【００２８】図３は、基板バイアス電圧発生回路２３１
の具体的な回路構成の一例およびエミッタフォロワ部２
３２との接続関係を示す回路図である。図３において、
基板バイアス電圧発生回路２３１は、電源Ｖｄｄとグラ
ンドとの間に直列に接続された分圧抵抗Ｒ３，Ｒ４と、
その分圧点Ａにゲートが接続され、ソースが接地された
ＭＯＳトランジスタＱ３と、このＭＯＳトランジスタＱ
３のドレインと電源Ｖｄｄとの間に接続された抵抗Ｒ５
と、ＭＯＳトランジスタＱ３のドレインにゲートが接続
され、ドレインが電源Ｖｄｄに接続されたＭＯＳトラン
ジスタＱ４と、このＭＯＳトランジスタＱ４のソースと
グランドとの間に接続された抵抗Ｒ６とを有する構成と
なっている。

【００２９】上記構成の基板バイアス電圧発生回路２３
１において、分圧抵抗Ｒ３，Ｒ４、ＭＯＳトランジスタ
Ｑ３および抵抗Ｒ３により、デバイス固有の基板バイア
ス電圧を発生する電圧発生部を構成している。そして、
この電圧発生部の後段に設けられたソースフォロワのＭ
ＯＳトランジスタＱ４のソースが、エミッタフォロワ部
２３２の１段目のエミッタフォロワトランジスタＱ１、
即ちバーチカル型トランジスタのベースに接続されてい
る。

【００３０】図４は、図３の変形例を示す回路図であ
る。なお、図４において、図３と同等部分には同一符号
を付して示してある。この変形例に係る回路構成では、
基板バイアス電圧発生回路２３１′の最終段のソースフ
ォロワトランジスタＱ４と、エミッタフォロワ部２３２
の１段目のエミッタフォロワトランジスタＱ１、即ちバ
ーチカル型トランジスタとをダーリントン接続した構成
となっている。この回路構成によれば、高入力インピー
ダンス、低出力インピーダンスのエミッタフォロワ部２
３２を実現できることになる。

【００３１】図５は、基板バイアス回路２３の構成の他
の例を示す回路図であり、図中、図３と同等部分には同
一符号を付して示してある。

【００３２】本例に係る基板バイアス回路２３では、図
３に示す回路構成に加えて、エミッタフォロワ部２３２
のエミッタフォロワトランジスタ（バーチカル型トラン
ジスタ）Ｑ１の負荷電流を、電子シャッタパルスφＳＵ
Ｂに応じて制御する回路を新たに付加した構成を採って
いる。

【００３３】すなわち、図５において、ＭＯＳトランジ
スタＱ５のドレインを抵抗Ｒ１のグランド側に接続し、
そのソースを抵抗Ｒ７を介して接地し、電子シャッタパ
ルスφＳＵＢをゲート入力とするとともに、エミッタフ
ォロワトランジスタＱ２のゲートとグランドとの間に小
容量のコンデンサＣ１を接続した構成のデカップリング
回路２３３が付加されている。さらに、電子シャッタパ
ルスφＳＵＢが入力される端子２２とエミッタフォロワ
トランジスタＱ２のエミッタとの間には、遅延素子、例
えば抵抗Ｒ８が接続されている。

【００３４】このように、エミッタフォロワトランジス
タ（バーチカル型トランジスタ）Ｑ１の負荷電流を、電
子シャッタパルスφＳＵＢに応じて制御するデカップリ
ング回路２３３を組み合わせることにより、エミッタフ
ォロワ部２３２によって電子シャッタパルスφＳＵＢを
基板バイアス電圧Ｖｓｕｂでクランプする際に、ベース
‐エミッタ間の結合容量によってエミッタフォロワトラ
ンジスタＱ２のベースに乗ぜられる電子シャッタパルス
φＳＵＢのカップリングを抑制することができる。

【００３５】すなわち、電子シャッタパルスφＳＵＢが
ＭＯＳトランジスタＱ５からなるインバータで反転さ
れ、抵抗Ｒ１を介してエミッタフォロワトランジスタＱ
２のベースに与えられることで、電子シャッタパルスφ
ＳＵＢをクランプする際に当該トランジスタＱ２のベー
スに乗ぜられる電子シャッタパルスφＳＵＢのカップリ
ングをほぼ相殺できるのである。なお、相殺できない分
については、小容量のコンデンサＣ１で吸収することが
できる。

【００３６】また、電子シャッタパルスφＳＵＢが入力
される端子２２とエミッタフォロワトランジスタＱ２の
エミッタとの間に、抵抗Ｒ８を遅延素子として配したこ
とにより、電子シャッタパルスφＳＵＢの基板１８への
印加タイミングとデカップリング回路２３３を介しての
エミッタフォロワ部２３２への入力タイミングとの間に
生じる時間差を当該遅延素子によって吸収することがで
きる。これにより、デカップリング回路２３３による完
全なデカップリングを実現できる。

【００３７】すなわち、デカップリング回路２３３を付
加したことで、電子シャッタパルスφＳＵＢが基板１８
へ直接印加されるタイミングに対して、デカップリング
回路２３３を介してエミッタフォロワ部２３２へ入力さ
れるタイミングに、デカップリング回路２３３を経由す
る分だけ応答時間の遅れが生じることになるが、基板１
８へ直接印加される側の電子シャッタパルスφＳＵＢの
応答時間を抵抗Ｒ８で調整することにより、応答時間の
ずれを吸収することができるため、高いデカップリング
効果が得られるのである。

【００３８】図６に、図５に示すエミッタフォロワ部２
３２およびデカップリング回路２３３の各部の波形を示
す。なお、図６において、波形（ａ）〜（ｄ）は、図５
の各部（ａ）〜（ｄ）の波形をそれぞれ示している。す
なわち、波形（ａ）は電子シャッタパルスφＳＵＢの波
形を、波形（ｂ），（ｂ′）はエミッタフォロワトラン
ジスタＱ２のベース入力の波形を、波形（ｃ）はＭＯＳ
トランジスタＱ５のドレイン電位の波形を、（ｄ）はエ
ミッタフォロワトランジスタＱ２のエミッタ電位の波形
をそれぞれ示している。

【００３９】この図６の波形図から明らかなように、電
子シャッタパルスφＳＵＢ（ａ）がデカップリング回路
２３３を通過することで、ＭＯＳトランジスタＱ５のド
レイン電位（ｃ）にはこのＭＯＳトランジスタＱ５での
遅延分だけ応答遅れが生じ、波形（ｂ′）となってエミ
ッタフォロワトランジスタＱ１のベースに印加されるの
に対して、電子シャッタパルスφＳＵＢ（ａ）がデカッ
プリング回路２３３での応答遅れの分だけ抵抗Ｒ８で遅
延されて波形（ｄ）となってエミッタフォロワトランジ
スタＱ１のエミッタに印加される。この動作により、応
答時間の調整が行われる。

【００４０】図７は、図４の回路構成に対して、エミッ
タフォロワ部２３２のエミッタフォロワトランジスタ
（バーチカル型トランジスタ）Ｑ１の負荷電流を、電子
シャッタパルスφＳＵＢに応じて制御するデカップリン
グ回路２３３を付加した場合の回路図であり、図中、図
４および図５と同等部分には同一符号を付して示してあ
る。

【００４１】このように、高入力インピーダンス、低出
力インピーダンスのエミッタフォロワ部２３２に対し
て、デカップリング回路２３３を付加した場合であって
も、図５の回路構成の場合と同様に、デカップリング回
路２３３によるデカップリング効果および抵抗Ｒ８によ
る応答時間の調整効果を得ることができる。

【００４２】図８は、本発明に係るカメラシステムの構
成の一例を示すブロック図である。図８において、本カ
メラシステムは、撮像デバイスであるＣＣＤ撮像装置３
１、光学系の一部を構成するレンズ３２、ＣＣＤ撮像
装置３１を駆動するＣＣＤ駆動回路３３およびＣＣＤ撮
像装置３１の出力信号に対して種々の信号処理を施す信
号処理回路３４を有する構成となっている。

【００４３】そして、上記構成のカメラシステムにおい
て、ＣＣＤ撮像装置３１として、先述した各実施形態又
はその変形例に係るＣＣＤ撮像装置１０が用いられてい
る。これにより、当該ＣＣＤ撮像装置１０は、先述した
ように、基板電流に対する基板バイアス変動の抑制効果
を向上できることから、高精度の撮像を実現できること
になる。

【００４４】

【発明の効果】以上説明したように、本発明によれば、
固体撮像装置の基板バイアス回路において、基板電流に
対する基板バイアス電圧の変動を抑制するエミッタフォ
ロワ部を、バーチカル型トランジスタを用いて構成し、
電流増幅率ｈ_FEを向上させたことにより、基板電流に対
するベース電流の比率が小さくできるため、基板バイア
ス電圧の変動を抑制することができ、結果として、基板
電流に対する基板バイアス電圧の変動の抑制効果を上げ
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るＣＣＤ撮像装置を示
す概略構成図である。

【図２】バイポーラトランジスタの断面構造図であり、
（Ａ）はバーチカル型、（Ｂ）はラテラル型をそれぞれ
示している。

【図３】基板バイアス電圧発生回路の具体的な回路構成
の一例を示す回路図である。

【図４】図３の変形例を示す回路図である。

【図５】基板バイアス電圧発生回路の具体的な回路構成
の他の例を示す回路図である。

【図６】図５の各部の波形図である。

【図７】図５の変形例を示す回路図である。

【図８】本発明に係るカメラシステムの構成の一例を示
すブロック図である。

【符号の説明】

１０…ＣＣＤ撮像装置、１１…センサ部、１３…垂直Ｃ
ＣＤ、１５…水平ＣＣＤ、１８…半導体基板、１９…タ
イミング発生回路、２３…基板バイアス回路、２３１，
２３１′…基板バイアス電圧発生回路、２３２…エミッ
タフォロワ部、２３３…デカップリング回路

Claims

【特許請求の範囲】

【請求項１】所定の基板バイアス電圧を発生する基板
バイアス電圧発生回路と、基板電流に対する前記基板バ
イアス電圧の変動を抑制するエミッタフォロワ部とを有
し、前記エミッタフォロワ部をバーチカル型トランジス
タを用いて構成してなる基板バイアス回路を備えたこと
を特徴とする固体撮像装置。
【請求項２】前記エミッタフォロワ部は、１段目のエ
ミッタフォロワがバーチカル型トランジスタからなり、
２段目のエミッタフォロワがラテラル型トランジスタか
らなる２段構成であることを特徴とする請求項１記載の
固体撮像装置。
【請求項３】前記基板バイアス電圧発生回路は、その
最終段にソースフォロワのＭＯＳトランジスタを有し、
このＭＯＳトランジスタのソースが前記バーチカル型ト
ランジスタのベースに接続されていることを特徴とする
請求項２記載の固体撮像装置。
【請求項４】前記基板バイアス電圧発生回路の最終段
の前記ＭＯＳトランジスタと前記エミッタフォロワ部の
１段目の前記バーチカル型トランジスタがダーリントン
接続されていることを特徴とする請求項３記載の固体撮
像装置。
【請求項５】前記エミッタフォロワ部は、基板に印加
される電子シャッタパルスを前記基板バイアス電圧でク
ランプする役割を持ち、前記基板バイアス回路は、前記バーチカル型トランジス
タの負荷電流を前記電子シャッタパルスに応じて制御す
る回路を有することを特徴とする請求項２記載の固体撮
像装置。
【請求項６】前記基板バイアス回路は、前記基板バイ
アス電圧でクランプされる前記電子シャッタパルスを遅
延させる遅延素子を有することを特徴とする請求項５記
載の固体撮像装置。
【請求項７】基板電流に対する基板バイアス電圧の変
動を抑制するエミッタフォロワ部を有し、このエミッタ
フォロワ部をバーチカル型トランジスタを用いて構成し
てなる基板バイアス回路を備えた固体撮像装置を撮像デ
バイスとして搭載したことを特徴とするカメラシステ
ム。
【請求項８】前記エミッタフォロワ部は、１段目のエ
ミッタフォロワがバーチカル型トランジスタからなり、
２段目のエミッタフォロワがラテラル型トランジスタか
らなる２段構成であることを特徴とする請求項７記載の
カメラシステム。