JPH07284026A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPH07284026A JPH07284026A JP6098110A JP9811094A JPH07284026A JP H07284026 A JPH07284026 A JP H07284026A JP 6098110 A JP6098110 A JP 6098110A JP 9811094 A JP9811094 A JP 9811094A JP H07284026 A JPH07284026 A JP H07284026A
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Abstract
(57)【要約】
【目的】 チップの外付けとなる周辺回路の部品点数の
削減を可能とした固体撮像装置を提供する。 【構成】 電子シャッタ動作が可能な固体撮像装置にお
いて、シャッタパルスＳＰの低レベルを基板バイアスＶ
ｓｕｂの直流レベルにクランプするクランプ用ダイオー
ド３６を、ＣＣＤイメージセンサのＮ型基板１１上に形
成し、チップ内蔵とする。
削減を可能とした固体撮像装置を提供する。 【構成】 電子シャッタ動作が可能な固体撮像装置にお
いて、シャッタパルスＳＰの低レベルを基板バイアスＶ
ｓｕｂの直流レベルにクランプするクランプ用ダイオー
ド３６を、ＣＣＤイメージセンサのＮ型基板１１上に形
成し、チップ内蔵とする。
Description
【０００１】
【産業上の利用分野】本発明は、固体撮像装置に関し、
特に固体撮像素子における撮像領域の各光電変換部に蓄
積された信号電荷を基板に掃き出させることによって光
電変換部での信号電荷の蓄積時間（露光時間）を制御す
るいわゆる電子シャッタ動作が可能な固体撮像装置に関
する。
特に固体撮像素子における撮像領域の各光電変換部に蓄
積された信号電荷を基板に掃き出させることによって光
電変換部での信号電荷の蓄積時間（露光時間）を制御す
るいわゆる電子シャッタ動作が可能な固体撮像装置に関
する。
【０００２】
【従来の技術】固体撮像素子、例えばＣＣＤイメージセ
ンサでは、素子の半導体基板としてＮ型基板を用いた場
合を例にとると、このＮ型基板の表面にＰ型のウェル領
域が形成されており、このウェル領域の表面には、図６
に示すように、複数個の光電変換部１が行方向（垂直方
向）および列（平行方向）にマトリクス状に配列され、
さらにこれら光電変換部１の垂直列ごとに垂直転送レジ
スタ２が配列されることによって撮像領域３が構成され
ている。
ンサでは、素子の半導体基板としてＮ型基板を用いた場
合を例にとると、このＮ型基板の表面にＰ型のウェル領
域が形成されており、このウェル領域の表面には、図６
に示すように、複数個の光電変換部１が行方向（垂直方
向）および列（平行方向）にマトリクス状に配列され、
さらにこれら光電変換部１の垂直列ごとに垂直転送レジ
スタ２が配列されることによって撮像領域３が構成され
ている。
【０００３】かかる構成のＣＣＤイメージセンサにおい
て、光の入射によって光電変換部１に蓄積される信号電
荷ｅの許容量は、図７のポテンシャル分布図に示すよう
に、Ｐ型のウェル領域で構成されるオーバーフローバリ
アＯＦＢのポテンシャル障壁の高さで決定される。すな
わち、このオーバーフローバリアＯＦＢは、光電変換部
１に蓄積される飽和信号電荷量を決めるものであり、蓄
積電荷量がこの飽和信号電荷量を越えた場合に、その越
えた分の電荷がオーバーフローバリアＯＦＢのポテンシ
ャル障壁を越えて基板側へ掃き捨てられる。
て、光の入射によって光電変換部１に蓄積される信号電
荷ｅの許容量は、図７のポテンシャル分布図に示すよう
に、Ｐ型のウェル領域で構成されるオーバーフローバリ
アＯＦＢのポテンシャル障壁の高さで決定される。すな
わち、このオーバーフローバリアＯＦＢは、光電変換部
１に蓄積される飽和信号電荷量を決めるものであり、蓄
積電荷量がこの飽和信号電荷量を越えた場合に、その越
えた分の電荷がオーバーフローバリアＯＦＢのポテンシ
ャル障壁を越えて基板側へ掃き捨てられる。
【０００４】この飽和信号電荷量は、デバイスのＳ／Ｎ
特性、垂直転送レジスタの取扱い電荷量などにより決定
されるが、製造ばらつきにより、オーバーフローバリア
ＯＦＢのポテンシャル障壁の高さがばらつくことにな
る。このオーバーフローバリアＯＦＢのポテンシャル障
壁の高さは、基板に印加されるバイアス電圧（以下、基
板バイアスと称する）Ｖｓｕｂによって容易に制御でき
る。
特性、垂直転送レジスタの取扱い電荷量などにより決定
されるが、製造ばらつきにより、オーバーフローバリア
ＯＦＢのポテンシャル障壁の高さがばらつくことにな
る。このオーバーフローバリアＯＦＢのポテンシャル障
壁の高さは、基板に印加されるバイアス電圧（以下、基
板バイアスと称する）Ｖｓｕｂによって容易に制御でき
る。
【０００５】このため、図６に示すように、周辺回路と
して基板バイアス発生回路２５を設け、この基板バイア
ス発生回路２５にて各素子（チップ）ごとに最適な基板
バイアスＶｓｕｂを設定し、この基板バイアスＶｓｕｂ
をダイオード３６を介してチップの端子３３に供給し、
基板１１に印加するようにしている。
して基板バイアス発生回路２５を設け、この基板バイア
ス発生回路２５にて各素子（チップ）ごとに最適な基板
バイアスＶｓｕｂを設定し、この基板バイアスＶｓｕｂ
をダイオード３６を介してチップの端子３３に供給し、
基板１１に印加するようにしている。
【０００６】一方、電子シャッタ動作が可能なＣＣＤイ
メージセンサでは、タイミング発生回路２４でシャッタ
パルスＳＰを生成し、このシャッタパルスＳＰをコンデ
ンサ３２で直流カットした後チップの端子３３に供給
し、基板１１に印加するようにしている。このとき、シ
ャッタパルスＳＰの低レベルは、ダイオード３６によっ
て基板バイアスＶｓｕｂの直流レベルにクランプされ
る。
メージセンサでは、タイミング発生回路２４でシャッタ
パルスＳＰを生成し、このシャッタパルスＳＰをコンデ
ンサ３２で直流カットした後チップの端子３３に供給
し、基板１１に印加するようにしている。このとき、シ
ャッタパルスＳＰの低レベルは、ダイオード３６によっ
て基板バイアスＶｓｕｂの直流レベルにクランプされ
る。
【０００７】
【発明が解決しようとする課題】しかしながら、上記構
成の従来の固体撮像装置では、シャッタパルスＳＰをク
ランプするクランプ用ダイオード３６や、基板バイアス
Ｖｓｕｂを発生する基板バイアス発生回路２５などの周
辺回路が、チップの外付けとして設けられた構成となっ
ていたので、周辺回路の部品点数が多くなるという問題
があった。
成の従来の固体撮像装置では、シャッタパルスＳＰをク
ランプするクランプ用ダイオード３６や、基板バイアス
Ｖｓｕｂを発生する基板バイアス発生回路２５などの周
辺回路が、チップの外付けとして設けられた構成となっ
ていたので、周辺回路の部品点数が多くなるという問題
があった。
【０００８】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、チップの外付けとな
る周辺回路の部品点数の削減を可能とした固体撮像装置
を提供することにある。
であり、その目的とするところは、チップの外付けとな
る周辺回路の部品点数の削減を可能とした固体撮像装置
を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明による固体撮像装置においては、入射光量に
応じた信号電荷を蓄積する複数個の光電変換部およびこ
れら光電変換部から読み出された信号電荷を転送する電
荷転送部とを有して基板上に形成された固体撮像素子
と、光電変換部に蓄積される信号電荷の量を制御するた
めの基板バイアスＶｓｕｂを発生する基板バイアス発生
回路と、光電変換部に蓄積された信号電荷を基板へ掃き
出すためのシャッタパルスＳＰを発生して基板バイアス
に重畳するタイミング発生回路と、基板バイアスＶｓｕ
ｂを基板に印加するとともに、シャッタパルスＳＰの低
レベルを基板バイアスＶｓｕｂの直流レベルにクランプ
するクランプ用ダイオードとを備え、このクランプ用ダ
イオードが固体撮像素子の基板上に形成された構成とな
っている。
に、本発明による固体撮像装置においては、入射光量に
応じた信号電荷を蓄積する複数個の光電変換部およびこ
れら光電変換部から読み出された信号電荷を転送する電
荷転送部とを有して基板上に形成された固体撮像素子
と、光電変換部に蓄積される信号電荷の量を制御するた
めの基板バイアスＶｓｕｂを発生する基板バイアス発生
回路と、光電変換部に蓄積された信号電荷を基板へ掃き
出すためのシャッタパルスＳＰを発生して基板バイアス
に重畳するタイミング発生回路と、基板バイアスＶｓｕ
ｂを基板に印加するとともに、シャッタパルスＳＰの低
レベルを基板バイアスＶｓｕｂの直流レベルにクランプ
するクランプ用ダイオードとを備え、このクランプ用ダ
イオードが固体撮像素子の基板上に形成された構成とな
っている。
【００１０】
【作用】上記構成の固体撮像装置において、固体撮像素
子の基板に印加する基板バイアスＶｓｕｂによって光電
変換部に蓄積される信号電荷の量が決まる。この基板バ
イアスＶｓｕｂは、基板バイアス発生回路において、固
体撮像素子個々の製造ばらつきに伴うオーバーフローバ
リアＯＦＢのポテンシャル障壁の高さのばらつきを考慮
して固体撮像素子ごとに最適値に設定される。
子の基板に印加する基板バイアスＶｓｕｂによって光電
変換部に蓄積される信号電荷の量が決まる。この基板バ
イアスＶｓｕｂは、基板バイアス発生回路において、固
体撮像素子個々の製造ばらつきに伴うオーバーフローバ
リアＯＦＢのポテンシャル障壁の高さのばらつきを考慮
して固体撮像素子ごとに最適値に設定される。
【００１１】一方、タイミング発生回路で発生されたシ
ャッタパルスＳＰは、クランプ用ダイオードによってそ
の低レベルが基板バイアスＶｓｕｂの直流レベルにクラ
ンプされて基板に印加される。これにより、光電変換部
に蓄積された信号電荷が基板に掃き捨てられる電子シャ
ッタ動作が行われる。また、クランプ用ダイオードを固
体撮像素子の基板上に形成することで、プロセス工程を
増加させることなく、クランプ用ダイオードをチップに
内蔵できる。その結果、チップの外付けとなる周辺回路
の部品点数を削減できる。
ャッタパルスＳＰは、クランプ用ダイオードによってそ
の低レベルが基板バイアスＶｓｕｂの直流レベルにクラ
ンプされて基板に印加される。これにより、光電変換部
に蓄積された信号電荷が基板に掃き捨てられる電子シャ
ッタ動作が行われる。また、クランプ用ダイオードを固
体撮像素子の基板上に形成することで、プロセス工程を
増加させることなく、クランプ用ダイオードをチップに
内蔵できる。その結果、チップの外付けとなる周辺回路
の部品点数を削減できる。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、例えばインターライン転送方式の
ＣＣＤイメージセンサに適用された本発明の第１実施例
を示す構成図である。図１において、行方向（垂直方
向）および列方向（水平方向）にマトリクス状に配列さ
れて入射光量に応じた信号電荷を蓄積する複数個の光電
変換部１と、これら光電変換部１の垂直列ごとに配され
た複数本の垂直転送レジスタ２とによって撮像領域３が
構成されている。
に説明する。図１は、例えばインターライン転送方式の
ＣＣＤイメージセンサに適用された本発明の第１実施例
を示す構成図である。図１において、行方向（垂直方
向）および列方向（水平方向）にマトリクス状に配列さ
れて入射光量に応じた信号電荷を蓄積する複数個の光電
変換部１と、これら光電変換部１の垂直列ごとに配され
た複数本の垂直転送レジスタ２とによって撮像領域３が
構成されている。
【００１３】この撮像領域３において、光電変換部１は
例えばＰＮ接合のフォトダイオードからなり、垂直転送
レジスタ２はＣＣＤによって構成されている。光電変換
部１に蓄積された信号電荷は、垂直転送レジスタ２に読
み出される。垂直転送レジスタ２は、４相の転送クロッ
クφＶ１，φＶ２，φＶ３，φＶ４によって転送駆動さ
れる。これにより、垂直転送レジスタ２に読み出された
信号電荷は、水平ブランキング期間の一部にて１走査線
に相当する部分ずつ順に垂直方向に転送される。
例えばＰＮ接合のフォトダイオードからなり、垂直転送
レジスタ２はＣＣＤによって構成されている。光電変換
部１に蓄積された信号電荷は、垂直転送レジスタ２に読
み出される。垂直転送レジスタ２は、４相の転送クロッ
クφＶ１，φＶ２，φＶ３，φＶ４によって転送駆動さ
れる。これにより、垂直転送レジスタ２に読み出された
信号電荷は、水平ブランキング期間の一部にて１走査線
に相当する部分ずつ順に垂直方向に転送される。
【００１４】撮像領域３の図面上の下側には、複数本の
垂直転送レジスタ２から１走査線に相当する信号電荷が
順次転送されるＣＣＤからなる水平転送レジスタ４が配
置されている。この水平転送レジスタ４は、２相の水平
転送クロックφＨ１，φＨ２によって転送駆動される。
これにより、１走査線分の信号電荷は、水平ブランキン
グ期間後の水平走査期間において、順次水平方向に転送
される。
垂直転送レジスタ２から１走査線に相当する信号電荷が
順次転送されるＣＣＤからなる水平転送レジスタ４が配
置されている。この水平転送レジスタ４は、２相の水平
転送クロックφＨ１，φＨ２によって転送駆動される。
これにより、１走査線分の信号電荷は、水平ブランキン
グ期間後の水平走査期間において、順次水平方向に転送
される。
【００１５】水平転送レジスタ４の端部には、例えばフ
ローティング・ディフュージョン構成の電荷検出部５が
配されている。電荷検出部５に転送された信号電荷は順
次電圧信号に変換される。そして、この電圧信号は出力
アンプ６で増幅された後、出力端子７から、被写体から
の光の入射量に応じた撮像出力ＯＵＴとして導出され
る。
ローティング・ディフュージョン構成の電荷検出部５が
配されている。電荷検出部５に転送された信号電荷は順
次電圧信号に変換される。そして、この電圧信号は出力
アンプ６で増幅された後、出力端子７から、被写体から
の光の入射量に応じた撮像出力ＯＵＴとして導出され
る。
【００１６】図２は、光電変換部１および垂直転送レジ
スタ２の深さ方向の断面構造を示す断面図である。図２
において、例えばＮ型基板１１の表面にＰ型のウェル領
域１２が形成されている。このウェル領域１２の表面に
は、Ｎ+ 型の信号電荷蓄積領域１３が形成され、さらに
その上にＰ+ 型の正孔蓄積領域１４が形成されることに
より、いわゆるＨＡＤ（正孔蓄積ダイオード）構造の光
電変換部１が構成されている。
スタ２の深さ方向の断面構造を示す断面図である。図２
において、例えばＮ型基板１１の表面にＰ型のウェル領
域１２が形成されている。このウェル領域１２の表面に
は、Ｎ+ 型の信号電荷蓄積領域１３が形成され、さらに
その上にＰ+ 型の正孔蓄積領域１４が形成されることに
より、いわゆるＨＡＤ（正孔蓄積ダイオード）構造の光
電変換部１が構成されている。
【００１７】光電変換部１の横方向には、光電変換部１
から信号電荷を読み出すための読出しゲート８を構成す
るＰ型領域１５を介してＮ+ 型の信号電荷転送領域１６
およびＰ+ 型のチャネルストッパ領域１７が形成されて
いる。信号電荷転送領域１６の下には、スミア成分の混
入を防止するためのＰ型の不純物拡散領域１８が形成さ
れている。
から信号電荷を読み出すための読出しゲート８を構成す
るＰ型領域１５を介してＮ+ 型の信号電荷転送領域１６
およびＰ+ 型のチャネルストッパ領域１７が形成されて
いる。信号電荷転送領域１６の下には、スミア成分の混
入を防止するためのＰ型の不純物拡散領域１８が形成さ
れている。
【００１８】また、信号電荷転送領域１６の上方には、
ゲート絶縁膜１９を介して例えば多結晶シリコンからな
る転送電極２０が配されることにより、垂直転送レジス
タ２が構成されている。垂直転送レジスタ２の上方に
は、転送電極２０を覆うようにして層間膜２１を介して
Ａｌ遮光膜２２が形成されている。
ゲート絶縁膜１９を介して例えば多結晶シリコンからな
る転送電極２０が配されることにより、垂直転送レジス
タ２が構成されている。垂直転送レジスタ２の上方に
は、転送電極２０を覆うようにして層間膜２１を介して
Ａｌ遮光膜２２が形成されている。
【００１９】このＡｌ遮光膜２２は、光電変換部１にお
いて選択的にエッチング除去されており、外部からの光
Ｌは、このエッチング除去によって形成された開口２３
を通して光電変換部１内に入射する。そして、Ｎ型基板
１１には、光電変換部１に蓄積される信号電荷の量を決
定するための基板バイアスＶｓｕｂが印加されるように
なっている。
いて選択的にエッチング除去されており、外部からの光
Ｌは、このエッチング除去によって形成された開口２３
を通して光電変換部１内に入射する。そして、Ｎ型基板
１１には、光電変換部１に蓄積される信号電荷の量を決
定するための基板バイアスＶｓｕｂが印加されるように
なっている。
【００２０】再び図１において、上述した光電変換部１
および垂直転送レジスタ２を含む撮像領域３とともに、
水平転送レジスタ３、電荷検出部５並びに出力アンプ６
が、同一のＮ型基板１１上に形成され（１チップ化）、
以上によりＣＣＤイメージセンサが構成されている。こ
のＣＣＤイメージセンサの周辺回路として、タイミング
発生回路２４や基板バイアス発生回路２５などが設けら
れている。
および垂直転送レジスタ２を含む撮像領域３とともに、
水平転送レジスタ３、電荷検出部５並びに出力アンプ６
が、同一のＮ型基板１１上に形成され（１チップ化）、
以上によりＣＣＤイメージセンサが構成されている。こ
のＣＣＤイメージセンサの周辺回路として、タイミング
発生回路２４や基板バイアス発生回路２５などが設けら
れている。
【００２１】タイミング発生回路２４は、４相の垂直転
送クロックφＶ１〜φＶ４、２相の水平転送クロックφ
Ｈ１，φＨ２および光電変換部１に蓄積された信号電荷
をＮ型基板１１へ掃き出すためのシャッタパルスＳＰな
どの各種のタイミング信号を適宜発生する。
送クロックφＶ１〜φＶ４、２相の水平転送クロックφ
Ｈ１，φＨ２および光電変換部１に蓄積された信号電荷
をＮ型基板１１へ掃き出すためのシャッタパルスＳＰな
どの各種のタイミング信号を適宜発生する。
【００２２】垂直転送クロックφＶ１〜φＶ４は、Ｎ型
基板１１上に形成された端子（パッド）２６〜２９を介
して垂直転送レジスタ２に供給される。水平転送クロッ
クφＨ１，φＨ２は、端子３０，３１を介して水平転送
レジスタ４に供給される。シャッタパルスＳＰは、コン
デンサ３２を介して端子３３に印加される。この端子３
３は、抵抗３４を介して接地されている。
基板１１上に形成された端子（パッド）２６〜２９を介
して垂直転送レジスタ２に供給される。水平転送クロッ
クφＨ１，φＨ２は、端子３０，３１を介して水平転送
レジスタ４に供給される。シャッタパルスＳＰは、コン
デンサ３２を介して端子３３に印加される。この端子３
３は、抵抗３４を介して接地されている。
【００２３】基板バイアス発生回路２５は、先述したよ
うに、光電変換部１に蓄積される信号電荷の量を決定す
るための基板バイアスＶｓｕｂを発生する。この基板バ
イアスＶｓｕｂは、ＣＣＤイメージセンサ個々の製造ば
らつきに伴う光電変換部１におけるオーバーフローバリ
アＯＦＢ（図７参照）のポテンシャル障壁の高さのばら
つきを考慮してチップごとに最適値に設定されて端子３
５に印加される。
うに、光電変換部１に蓄積される信号電荷の量を決定す
るための基板バイアスＶｓｕｂを発生する。この基板バ
イアスＶｓｕｂは、ＣＣＤイメージセンサ個々の製造ば
らつきに伴う光電変換部１におけるオーバーフローバリ
アＯＦＢ（図７参照）のポテンシャル障壁の高さのばら
つきを考慮してチップごとに最適値に設定されて端子３
５に印加される。
【００２４】端子３３と端子３５の間には、Ｎ型基板１
１上に形成されたクランプ用ダイオード３６が接続され
ている。すなわち、クランプ用ダイオード３６はチップ
内蔵となっている。基板バイアスＶｓｕｂは、端子３５
を介してチップ内に入力された後、クランプ用ダイオー
ド３６を介してＮ型基板１１に印加される。
１上に形成されたクランプ用ダイオード３６が接続され
ている。すなわち、クランプ用ダイオード３６はチップ
内蔵となっている。基板バイアスＶｓｕｂは、端子３５
を介してチップ内に入力された後、クランプ用ダイオー
ド３６を介してＮ型基板１１に印加される。
【００２５】一方、電子シャッタ動作時には、タイミン
グ発生回路２４からシャッタパルスＳＰが発生される。
このシャッタパルスＳＰは、コンデンサ３２で直流カッ
トされた後、端子３３を介してチップ内に入力される。
そして、クランプ用ダイオード３６によってその低レベ
ルが基板バイアスＶｓｕｂの直流レベルにクランプされ
た後、Ｎ型基板１１に印加される。
グ発生回路２４からシャッタパルスＳＰが発生される。
このシャッタパルスＳＰは、コンデンサ３２で直流カッ
トされた後、端子３３を介してチップ内に入力される。
そして、クランプ用ダイオード３６によってその低レベ
ルが基板バイアスＶｓｕｂの直流レベルにクランプされ
た後、Ｎ型基板１１に印加される。
【００２６】図３に、クランプ用ダイオード３６の断面
構造を示す。このクランプ用ダイオード３６は、Ｎ型基
板１１の一部、例えば図１における撮像領域３の有効画
素部の周辺などに形成される。図３において、基板表面
側にはＰ- 型のウェル領域３７が形成されており、この
ウェル領域３７の表面側にＰ+ 型領域３８が、さらにＮ
型基板１１の表面側にＮ+ 型領域３９がそれぞれイオン
注入によって形成されている。
構造を示す。このクランプ用ダイオード３６は、Ｎ型基
板１１の一部、例えば図１における撮像領域３の有効画
素部の周辺などに形成される。図３において、基板表面
側にはＰ- 型のウェル領域３７が形成されており、この
ウェル領域３７の表面側にＰ+ 型領域３８が、さらにＮ
型基板１１の表面側にＮ+ 型領域３９がそれぞれイオン
注入によって形成されている。
【００２７】このＰ+ 型領域３８およびＮ+ 型領域３９
は、領域上から配線層にコンタクトがとられ、配線４０
および４１を介して端子３５および３３にそれぞれ接続
される。これにより、ジャンクションが形成され、Ｐ+
型領域３８とＮ型基板１１との間でクランプ用ダイオー
ド３６が構成される。このクランプ用ダイオード３６と
しては、ダイオード素子そのものに限定されるものでは
なく、ダイオード接続のトランジスタを用いることも可
能である。
は、領域上から配線層にコンタクトがとられ、配線４０
および４１を介して端子３５および３３にそれぞれ接続
される。これにより、ジャンクションが形成され、Ｐ+
型領域３８とＮ型基板１１との間でクランプ用ダイオー
ド３６が構成される。このクランプ用ダイオード３６と
しては、ダイオード素子そのものに限定されるものでは
なく、ダイオード接続のトランジスタを用いることも可
能である。
【００２８】上述したように、第１実施例によれば、シ
ャッタパルスＳＰの低レベルを基板バイアスＶｓｕｂの
直流レベルにクランプするクランプ用ダイオード３６を
ＣＣＤイメージセンサのＮ型基板１１上に形成したこと
により、プロセス工程を増加させることなくクランプ用
ダイオード３６をチップ内蔵とすることできるので、チ
ップの外付けとなる周辺回路の部品点数を削減できる。
ャッタパルスＳＰの低レベルを基板バイアスＶｓｕｂの
直流レベルにクランプするクランプ用ダイオード３６を
ＣＣＤイメージセンサのＮ型基板１１上に形成したこと
により、プロセス工程を増加させることなくクランプ用
ダイオード３６をチップ内蔵とすることできるので、チ
ップの外付けとなる周辺回路の部品点数を削減できる。
【００２９】図４は、本発明の第２実施例を示す構成図
であり、図中、図１と同等部分には同一符号を付して示
してある。本実施例では、クランプ用ダイオード３６の
みをチップ内蔵とした第２実施例に対し、基板バイアス
発生回路２５をクランプ用ダイオード３６とともにチッ
プ内蔵とした構成となっている。
であり、図中、図１と同等部分には同一符号を付して示
してある。本実施例では、クランプ用ダイオード３６の
みをチップ内蔵とした第２実施例に対し、基板バイアス
発生回路２５をクランプ用ダイオード３６とともにチッ
プ内蔵とした構成となっている。
【００３０】ところで、上述した第１実施例の場合に
は、クランプ用ダイオード３６をチップ内蔵としたこと
で、周辺回路の部品点数を削減できる反面、基板バイア
スＶｓｕｂとシャッタパルスＳＰとを別々にチップ内に
入力する必要があることから、端子数が１個増えること
になる。
は、クランプ用ダイオード３６をチップ内蔵としたこと
で、周辺回路の部品点数を削減できる反面、基板バイア
スＶｓｕｂとシャッタパルスＳＰとを別々にチップ内に
入力する必要があることから、端子数が１個増えること
になる。
【００３１】これに対し、第２実施例の構成によれば、
クランプ用ダイオード３６に加えて基板バイアス発生回
路２５をもチップ内蔵としたので、周辺回路の部品点数
を大幅に削減できるとともに、端子数もシャッタパルス
ＳＰを印加するための１個の端子３３で済むことにな
る。
クランプ用ダイオード３６に加えて基板バイアス発生回
路２５をもチップ内蔵としたので、周辺回路の部品点数
を大幅に削減できるとともに、端子数もシャッタパルス
ＳＰを印加するための１個の端子３３で済むことにな
る。
【００３２】この基板バイアス発生回路２５の回路構成
の一例を図５に示す。同図に示すように、基板バイアス
発生回路２５としては、電源端子φｐと接地（ＧＮＤ）
間に複数の抵抗（例えば、多結晶シリコン層による抵抗
層）を直列に接続した抵抗分割回路を用いることができ
る。
の一例を図５に示す。同図に示すように、基板バイアス
発生回路２５としては、電源端子φｐと接地（ＧＮＤ）
間に複数の抵抗（例えば、多結晶シリコン層による抵抗
層）を直列に接続した抵抗分割回路を用いることができ
る。
【００３３】図示の例では、抵抗Ｒが９個、その両端側
に抵抗Ｒ1 および抵抗Ｒ2 が１個ずつそれぞれ直列に接
続され、特に、抵抗Ｒ1 が電源端子φｐ側に、抵抗Ｒ2
が接地側に接続されている。なお、各抵抗の値は、一例
として、抵抗Ｒが０．５〔ＫΩ〕、抵抗Ｒ1 が２．５
〔ＫΩ〕、抵抗Ｒ2 が５〔ＫΩ〕にそれぞれ設定され
る。
に抵抗Ｒ1 および抵抗Ｒ2 が１個ずつそれぞれ直列に接
続され、特に、抵抗Ｒ1 が電源端子φｐ側に、抵抗Ｒ2
が接地側に接続されている。なお、各抵抗の値は、一例
として、抵抗Ｒが０．５〔ＫΩ〕、抵抗Ｒ1 が２．５
〔ＫΩ〕、抵抗Ｒ2 が５〔ＫΩ〕にそれぞれ設定され
る。
【００３４】抵抗Ｒ，Ｒ1 およびＲ2 の直列接続回路に
おける各接続点ａ1 〜ａ10から一方側にそれぞれ配線が
引き出され、各配線の端部にパッドＰ1 〜Ｐ10が形成さ
れている。また、各接続点ａ1 〜ａ10から他方側に配線
が引き出され、それぞれフューズＦを介して共通接続点
ｂに接続されている。各フューズＦとしては、例えば多
結晶シリコン層にて形成したものを用いることができ
る。
おける各接続点ａ1 〜ａ10から一方側にそれぞれ配線が
引き出され、各配線の端部にパッドＰ1 〜Ｐ10が形成さ
れている。また、各接続点ａ1 〜ａ10から他方側に配線
が引き出され、それぞれフューズＦを介して共通接続点
ｂに接続されている。各フューズＦとしては、例えば多
結晶シリコン層にて形成したものを用いることができ
る。
【００３５】そして、共通接続点ｂと基板バイアス供給
用のパッドＰ11とが配線４２にて接続されている。ま
た、共通接続点ｂと基板バイアス供給用のパッドＰ11と
を接続する配線４２の途中から接続点ｃを介して別の配
線４３が引き出され、この配線４３の端部に共通パッド
Ｐ12が形成されている。以上により、基板バイアス発生
回路２５が構成されている。なお、各配線としては、例
えばＡｌ配線層を用いることができる。
用のパッドＰ11とが配線４２にて接続されている。ま
た、共通接続点ｂと基板バイアス供給用のパッドＰ11と
を接続する配線４２の途中から接続点ｃを介して別の配
線４３が引き出され、この配線４３の端部に共通パッド
Ｐ12が形成されている。以上により、基板バイアス発生
回路２５が構成されている。なお、各配線としては、例
えばＡｌ配線層を用いることができる。
【００３６】次に、上記構成の基板バイアス発生回路２
５の使用形態について説明する。この基板バイアス発生
回路２５は、不要なフューズＦを選択的に切断した後、
電源端子φｐに定格の電源電圧（一定電位）Ｖｐを供給
することにより、所望の電圧を抵抗分割にて発生させ、
その電圧を基板バイアス供給用のパッドＰ11に供給する
ものである。
５の使用形態について説明する。この基板バイアス発生
回路２５は、不要なフューズＦを選択的に切断した後、
電源端子φｐに定格の電源電圧（一定電位）Ｖｐを供給
することにより、所望の電圧を抵抗分割にて発生させ、
その電圧を基板バイアス供給用のパッドＰ11に供給する
ものである。
【００３７】すでに図７に基づいて説明したように、基
板バイアスＶｓｕｂは、Ｐ型のウェル１２（図２参照）
にて構成されるオーバーフローバリアＯＦＢのポテンシ
ャル障壁の高さを決定するもので、その大きさによって
信号電荷ｅの飽和電荷量が決定される。しかし、チップ
個々の製造ばらつきにより、上記飽和電荷量もチップご
とにばらつくことになる。
板バイアスＶｓｕｂは、Ｐ型のウェル１２（図２参照）
にて構成されるオーバーフローバリアＯＦＢのポテンシ
ャル障壁の高さを決定するもので、その大きさによって
信号電荷ｅの飽和電荷量が決定される。しかし、チップ
個々の製造ばらつきにより、上記飽和電荷量もチップご
とにばらつくことになる。
【００３８】この飽和電荷量をチップ間で一定とするた
めには、チップごとに最適な基板バイアスＶｓｕｂを印
加する必要がある。すなわち、チップごとに固有の最適
な基板バイアスＶｓｕｂが存在することになる。そこ
で、基板バイアス発生回路２５において、チップごとに
最適な基板バイアスＶｓｕｂの設定が行われることにな
る。
めには、チップごとに最適な基板バイアスＶｓｕｂを印
加する必要がある。すなわち、チップごとに固有の最適
な基板バイアスＶｓｕｂが存在することになる。そこ
で、基板バイアス発生回路２５において、チップごとに
最適な基板バイアスＶｓｕｂの設定が行われることにな
る。
【００３９】先ず、ＣＣＤイメージセンサのチップ選別
工程のウエハ測定時にて、チップごとに最適な基板バイ
アスＶｓｕｂを求める。その後、１つのチップについて
みると、基板バイアス発生回路２５における複数のパッ
ドＰ1 〜Ｐ10中、そのチップにとって最適なバイアス値
に相当する分割抵抗比以外のパッドに、サージ電圧印加
のためのプローブ針を立て、他方の共通パッドＰ12にコ
モンとなるプローブ針を立ててサージ電圧を印加する。
工程のウエハ測定時にて、チップごとに最適な基板バイ
アスＶｓｕｂを求める。その後、１つのチップについて
みると、基板バイアス発生回路２５における複数のパッ
ドＰ1 〜Ｐ10中、そのチップにとって最適なバイアス値
に相当する分割抵抗比以外のパッドに、サージ電圧印加
のためのプローブ針を立て、他方の共通パッドＰ12にコ
モンとなるプローブ針を立ててサージ電圧を印加する。
【００４０】このサージ電圧の印加によって、複数のフ
ューズＦ中、不要なフューズＦが切断される。そして、
電源端子φｐに定格の電源電圧Ｖｐを供給することによ
り、基板バイアス供給用のパッドＰ11を通してＮ型基板
１１に、抵抗分割による最適な基板バイアスＶｓｕｂが
印加されることになる。
ューズＦ中、不要なフューズＦが切断される。そして、
電源端子φｐに定格の電源電圧Ｖｐを供給することによ
り、基板バイアス供給用のパッドＰ11を通してＮ型基板
１１に、抵抗分割による最適な基板バイアスＶｓｕｂが
印加されることになる。
【００４１】したがって、このＣＣＤイメージセンサを
ビデオカメラ等のセットに実装する際、電源端子φｐに
定格の電源電圧Ｖｐを供給するだけで、ＣＣＤイメージ
センサの基板１１に対し、そのＣＣＤイメージセンサに
とって最適な基板バイアスＶｓｕｂが印加されることに
なる。
ビデオカメラ等のセットに実装する際、電源端子φｐに
定格の電源電圧Ｖｐを供給するだけで、ＣＣＤイメージ
センサの基板１１に対し、そのＣＣＤイメージセンサに
とって最適な基板バイアスＶｓｕｂが印加されることに
なる。
【００４２】本例では、サージ電圧を該当のパッドを介
して印加することによって不要なフューズＦを選択的に
切断するようにしたが、その他、不要なフューズＦを直
接レーザビームにて選択的に切断するようにしても良
い。この場合、接点ａ1 〜ａ10に対応するパッドＰ1 〜
Ｐ10および共通パッドＰ11を形成する必要がなくなるた
め、この基板バイアス発生回路２５の形成工程を簡略化
することができ、しかもチップの小型化を図ることがで
きる。さらに、形成できるフューズＦの本数を増やすこ
とが可能となるため、最適な基板バイアスＶｓｕｂの微
調整を高精度に行うことが可能となる。
して印加することによって不要なフューズＦを選択的に
切断するようにしたが、その他、不要なフューズＦを直
接レーザビームにて選択的に切断するようにしても良
い。この場合、接点ａ1 〜ａ10に対応するパッドＰ1 〜
Ｐ10および共通パッドＰ11を形成する必要がなくなるた
め、この基板バイアス発生回路２５の形成工程を簡略化
することができ、しかもチップの小型化を図ることがで
きる。さらに、形成できるフューズＦの本数を増やすこ
とが可能となるため、最適な基板バイアスＶｓｕｂの微
調整を高精度に行うことが可能となる。
【００４３】なお、上記実施例では、基板バイアス発生
回路２５の基本構成として、抵抗分割による回路構成の
ものを示したが、その他、例えば抵抗ラダー回路を用い
た回路構成とすることも可能である。
回路２５の基本構成として、抵抗分割による回路構成の
ものを示したが、その他、例えば抵抗ラダー回路を用い
た回路構成とすることも可能である。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
電子シャッタ動作が可能な固体撮像装置において、シャ
ッタパルスの低レベルを基板バイアスの直流レベルにク
ランプするクランプ用ダイオードを固体撮像素子の基板
上に形成し、チップ内蔵としたので、チップの外付けと
なる固体撮像素子の周辺回路の部品点数を削減できるこ
とになる。
電子シャッタ動作が可能な固体撮像装置において、シャ
ッタパルスの低レベルを基板バイアスの直流レベルにク
ランプするクランプ用ダイオードを固体撮像素子の基板
上に形成し、チップ内蔵としたので、チップの外付けと
なる固体撮像素子の周辺回路の部品点数を削減できるこ
とになる。
【図１】本発明の第１実施例を示す構成図である。
【図２】光電変換部の深さ方向の断面構造を示す断面図
である。
である。
【図３】クランプ用ダイオードの断面構造を示す断面図
である。
である。
【図４】本発明の第２実施例を示す構成図である。
【図５】基板バイアス発生回路の一例の回路構成を示す
回路図である。
回路図である。
【図６】従来例を示す構成図である。
【図７】光電変換部の深さ方向のポテンシャル分布図で
ある。
ある。
１ 光電変換部 ２ 垂直転送レジスタ ３ 撮像領域 ４ 水平転送レジスタ ５ 電荷検出部 １１ Ｎ型基板 １３ 信号電荷蓄積領域 １４ 正孔蓄積領域 １５ 信号電荷転送領域 １７ チャネルストッパ領域 ２０ 転送電極 ２４ タイミング発生回路 ２５ 基板バイアス発生回路 ３６ クランプ用ダイオード
Claims (2)
- 【請求項１】 入射光量に応じた信号電荷を蓄積する複
数個の光電変換部およびこれら光電変換部から読み出さ
れた信号電荷を転送する電荷転送部とを有して基板上に
形成された固体撮像素子と、 前記光電変換部に蓄積される信号電荷の量を制御するた
めのバイアス電圧を発生する基板バイアス発生回路と、 前記光電変換部に蓄積された信号電荷を前記基板へ掃き
出すためのシャッタパルスを発生して前記バイアス電圧
に重畳するタイミング発生回路と、 前記バイアス電圧を前記基板に印加するとともに、前記
シャッタパルスの低レベルを前記バイアス電圧の直流レ
ベルにクランプするクランプ用ダイオードとを備え、 前記クランプ用ダイオードが前記基板上に形成されたこ
とを特徴とする固体撮像装置。 - 【請求項２】 前記基板バイアス発生回路が前記クラン
プ用ダイオードとともに前記基板上に形成されたことを
特徴とする請求項１記載の固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09811094A JP3355781B2 (ja) | 1994-04-11 | 1994-04-11 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09811094A JP3355781B2 (ja) | 1994-04-11 | 1994-04-11 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07284026A true JPH07284026A (ja) | 1995-10-27 |
| JP3355781B2 JP3355781B2 (ja) | 2002-12-09 |
Family
ID=14211193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09811094A Expired - Lifetime JP3355781B2 (ja) | 1994-04-11 | 1994-04-11 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3355781B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005277398A (ja) * | 2004-02-25 | 2005-10-06 | Sony Corp | Ｃｃｄリニアセンサ |
| JP2008227598A (ja) * | 2007-03-08 | 2008-09-25 | Toshiba Corp | 増幅装置 |
| JP2009159635A (ja) * | 2009-04-13 | 2009-07-16 | Sony Corp | 固体撮像装置およびその駆動方法並びにカメラシステム |
| JP2009159634A (ja) * | 2009-04-13 | 2009-07-16 | Sony Corp | 固体撮像装置およびその駆動方法並びにカメラシステム |
| US7884872B2 (en) | 2005-07-26 | 2011-02-08 | Panasonic Corporation | Method for driving solid-state imaging apparatus and solid-state imaging apparatus |
| JP2011155702A (ja) * | 2011-05-02 | 2011-08-11 | Sony Corp | 固体撮像装置およびその駆動方法並びにカメラシステム |
| WO2013008644A1 (ja) * | 2011-07-08 | 2013-01-17 | ソニー株式会社 | 撮像装置及び固体撮像装置の保護装置 |
| WO2021111766A1 (ja) * | 2019-12-04 | 2021-06-10 | ソニーセミコンダクタソリューションズ株式会社 | 受光装置及び受光装置の制御方法、並びに、測距装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4506684B2 (ja) * | 2006-02-15 | 2010-07-21 | ソニー株式会社 | 負荷を駆動する駆動方法および駆動装置、並びに電子機器 |
-
1994
- 1994-04-11 JP JP09811094A patent/JP3355781B2/ja not_active Expired - Lifetime
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005277398A (ja) * | 2004-02-25 | 2005-10-06 | Sony Corp | Ｃｃｄリニアセンサ |
| US7884872B2 (en) | 2005-07-26 | 2011-02-08 | Panasonic Corporation | Method for driving solid-state imaging apparatus and solid-state imaging apparatus |
| JP2008227598A (ja) * | 2007-03-08 | 2008-09-25 | Toshiba Corp | 増幅装置 |
| JP2009159635A (ja) * | 2009-04-13 | 2009-07-16 | Sony Corp | 固体撮像装置およびその駆動方法並びにカメラシステム |
| JP2009159634A (ja) * | 2009-04-13 | 2009-07-16 | Sony Corp | 固体撮像装置およびその駆動方法並びにカメラシステム |
| JP2011155702A (ja) * | 2011-05-02 | 2011-08-11 | Sony Corp | 固体撮像装置およびその駆動方法並びにカメラシステム |
| WO2013008644A1 (ja) * | 2011-07-08 | 2013-01-17 | ソニー株式会社 | 撮像装置及び固体撮像装置の保護装置 |
| CN103636193A (zh) * | 2011-07-08 | 2014-03-12 | 索尼公司 | 成像装置和固态成像装置的保护装置 |
| KR20140034856A (ko) * | 2011-07-08 | 2014-03-20 | 소니 주식회사 | 촬상 장치 및 고체 촬상 장치의 보호 장치 |
| US9113099B2 (en) | 2011-07-08 | 2015-08-18 | Sony Corporation | Imaging device and protection device of solid-state imaging device |
| CN103636193B (zh) * | 2011-07-08 | 2017-06-09 | 索尼公司 | 成像装置和固态成像装置的保护装置 |
| WO2021111766A1 (ja) * | 2019-12-04 | 2021-06-10 | ソニーセミコンダクタソリューションズ株式会社 | 受光装置及び受光装置の制御方法、並びに、測距装置 |
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|---|---|
| JP3355781B2 (ja) | 2002-12-09 |
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