JPH06153079A - Ｃｃｄ固体撮像素子 - Google Patents
Ｃｃｄ固体撮像素子Info
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- JPH06153079A JPH06153079A JP4302579A JP30257992A JPH06153079A JP H06153079 A JPH06153079 A JP H06153079A JP 4302579 A JP4302579 A JP 4302579A JP 30257992 A JP30257992 A JP 30257992A JP H06153079 A JPH06153079 A JP H06153079A
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- Japan
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- substrate bias
- ccd solid
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Abstract
(57)【要約】
【目的】 セット実装時の基板バイアス調整作業を不要
にして、セットの組立工程を簡略化でき、しかも基板バ
イアス値を数字や記号として捺印するための工程の廃止
の達成並びにパッケージの小型化及びセットの小型化を
促進させる。 【構成】 基板上に光電変換部と電荷転送部を有し、光
電変換部に蓄積される信号電荷の量を制御するためのバ
イアス電位Ｖｓｕｂが基板に印加されるＣＣＤ固体撮像
素子において、電源端子φｐと基板間に、複数のバイア
ス電位を選択的に発生する基板バイアス発生回路３１を
配して構成する。この基板バイアス発生回路３１として
は、複数の抵抗Ｒ，Ｒ1 ，Ｒ2 が直列に接続された抵抗
分割回路を形成し、各抵抗間の接点ａ1 〜ａ10と基板に
通じる共通接点ｂ間に、サージ電圧又はレーザビームに
て選択的に切断可能とされたフューズＦを形成して構成
する。
にして、セットの組立工程を簡略化でき、しかも基板バ
イアス値を数字や記号として捺印するための工程の廃止
の達成並びにパッケージの小型化及びセットの小型化を
促進させる。 【構成】 基板上に光電変換部と電荷転送部を有し、光
電変換部に蓄積される信号電荷の量を制御するためのバ
イアス電位Ｖｓｕｂが基板に印加されるＣＣＤ固体撮像
素子において、電源端子φｐと基板間に、複数のバイア
ス電位を選択的に発生する基板バイアス発生回路３１を
配して構成する。この基板バイアス発生回路３１として
は、複数の抵抗Ｒ，Ｒ1 ，Ｒ2 が直列に接続された抵抗
分割回路を形成し、各抵抗間の接点ａ1 〜ａ10と基板に
通じる共通接点ｂ間に、サージ電圧又はレーザビームに
て選択的に切断可能とされたフューズＦを形成して構成
する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＣＤ固体撮像素子に
関し、特に、基板に印加されるバイアス電位の供給系の
構造に関する
関し、特に、基板に印加されるバイアス電位の供給系の
構造に関する
【０００２】
【従来の技術】一般に、ＣＣＤ固体撮像素子の撮像領域
は、例えばＮ型基板を例にとると、このＮ型基板の表面
にＰ型のウェル領域が形成され、更にこのウェル領域の
表面にＮ型の光電変換部（通常、受光部と称される）が
形成され、この受光部が行方向（垂直方向）及び列方向
（水平方向）にマトリクス状に配列されて構成されてい
る。
は、例えばＮ型基板を例にとると、このＮ型基板の表面
にＰ型のウェル領域が形成され、更にこのウェル領域の
表面にＮ型の光電変換部（通常、受光部と称される）が
形成され、この受光部が行方向（垂直方向）及び列方向
（水平方向）にマトリクス状に配列されて構成されてい
る。
【０００３】このような、ＣＣＤ固体撮像素子におい
て、光の入射によって受光部に蓄積される信号電荷ｅの
許容量は、図４のポテンシャル分布図に示すように、Ｐ
型のウェル領域で構成されるオーバフローバリアＯＦＢ
のポテンシャル障壁の高さで決定される。即ち、上記オ
ーバフローバリアＯＦＢは、受光部に蓄積される飽和信
号電荷量を決めるものであり、蓄積電荷量がこの飽和信
号電荷量を越えた場合、その越えた分の電荷がオバーフ
ローバリアＯＦＢのポテンシャル障壁を越えて基板側に
掃き捨てられる。即ち、上記越えた分の電荷がオーバー
フローすることになる。
て、光の入射によって受光部に蓄積される信号電荷ｅの
許容量は、図４のポテンシャル分布図に示すように、Ｐ
型のウェル領域で構成されるオーバフローバリアＯＦＢ
のポテンシャル障壁の高さで決定される。即ち、上記オ
ーバフローバリアＯＦＢは、受光部に蓄積される飽和信
号電荷量を決めるものであり、蓄積電荷量がこの飽和信
号電荷量を越えた場合、その越えた分の電荷がオバーフ
ローバリアＯＦＢのポテンシャル障壁を越えて基板側に
掃き捨てられる。即ち、上記越えた分の電荷がオーバー
フローすることになる。
【０００４】この飽和信号電荷量は、デバイスのＳ／Ｎ
特性、垂直転送レジスタの取扱い電荷量などにより決定
されるが、製造ばらつきにより、上記オーバフローバリ
アＯＦＢのポテンシャル障壁の高さがばらつくことにな
る。上記オーバフローバリアＯＦＢのポテンシャル障壁
の高さは、基板に印加されるバイアス電位（以下、単に
基板バイアスと記す）Ｖｓｕｂにて容易に制御すること
ができるため、１個のＣＣＤ固体撮像素子ごと、即ちチ
ップごとに最適な基板バイアスＶｓｕｂを設定して、上
記オーバフローバリアＯＦＢのポテンシャル障壁の高さ
を補正し、飽和信号電荷量をチップ（ロット）間におい
て一定に保つ必要がある。
特性、垂直転送レジスタの取扱い電荷量などにより決定
されるが、製造ばらつきにより、上記オーバフローバリ
アＯＦＢのポテンシャル障壁の高さがばらつくことにな
る。上記オーバフローバリアＯＦＢのポテンシャル障壁
の高さは、基板に印加されるバイアス電位（以下、単に
基板バイアスと記す）Ｖｓｕｂにて容易に制御すること
ができるため、１個のＣＣＤ固体撮像素子ごと、即ちチ
ップごとに最適な基板バイアスＶｓｕｂを設定して、上
記オーバフローバリアＯＦＢのポテンシャル障壁の高さ
を補正し、飽和信号電荷量をチップ（ロット）間におい
て一定に保つ必要がある。
【０００５】従来では、チップ選別工程時に、各チップ
ごとに最適な基板バイアスＶｓｕｂを求め、パッケージ
裏面にその基板バイアス値を示す数字、記号等を捺印
し、ビデオカメラなどのセット実装作業時に、セット内
の基板バイアス調整回路で、上記捺印により表示された
基板バイアス値となるように基板バイアスＶｓｕｂを調
整するという方法がとられていた。
ごとに最適な基板バイアスＶｓｕｂを求め、パッケージ
裏面にその基板バイアス値を示す数字、記号等を捺印
し、ビデオカメラなどのセット実装作業時に、セット内
の基板バイアス調整回路で、上記捺印により表示された
基板バイアス値となるように基板バイアスＶｓｕｂを調
整するという方法がとられていた。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のＣＣＤ固体撮像素子においては、セット実装時に基
板バイアスの調整作業が必要になり、ビデオカメラ等の
組立工程が煩雑になるという不都合がある。
来のＣＣＤ固体撮像素子においては、セット実装時に基
板バイアスの調整作業が必要になり、ビデオカメラ等の
組立工程が煩雑になるという不都合がある。
【０００７】また、ＣＣＤ固体撮像素子のパッケージ裏
面に最適な基板バイアス値を示す数字、記号等を捺印す
る必要があり、しかもこの捺印による数字や記号は肉眼
で容易に確認できることが不可欠であることから、その
数字や記号等を大きく表示する必要がある。従って、パ
ッケージ自体が大型化し、それに伴って、ビデオカメラ
等のセットも大型化するという問題があった。
面に最適な基板バイアス値を示す数字、記号等を捺印す
る必要があり、しかもこの捺印による数字や記号は肉眼
で容易に確認できることが不可欠であることから、その
数字や記号等を大きく表示する必要がある。従って、パ
ッケージ自体が大型化し、それに伴って、ビデオカメラ
等のセットも大型化するという問題があった。
【０００８】本発明は、上記の課題に鑑みてなされたも
ので、その目的とするところは、セット実装時の基板バ
イアス調整作業が不要にでき、セットの組立工程を簡略
化することができ、しかも基板バイアス値を数字や記号
として捺印するための工程を廃止でき、パッケージの小
型化及びセットの小型化を促進させることができるＣＣ
Ｄ固体撮像素子を提供することにある。
ので、その目的とするところは、セット実装時の基板バ
イアス調整作業が不要にでき、セットの組立工程を簡略
化することができ、しかも基板バイアス値を数字や記号
として捺印するための工程を廃止でき、パッケージの小
型化及びセットの小型化を促進させることができるＣＣ
Ｄ固体撮像素子を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、基板１１上に
光電変換部Ｓと電荷転送部ＶＲ及びＨＲを有し、上記光
電変換部Ｓに蓄積される信号電荷の量を制御するための
バイアス電位Ｖｓｕｂが上記基板１１に印加されるＣＣ
Ｄ固体撮像素子において、電源端子φｐと基板１１間
に、複数のバイアス電位を選択的に発生する基板バイア
ス発生回路３１を配して構成する。
光電変換部Ｓと電荷転送部ＶＲ及びＨＲを有し、上記光
電変換部Ｓに蓄積される信号電荷の量を制御するための
バイアス電位Ｖｓｕｂが上記基板１１に印加されるＣＣ
Ｄ固体撮像素子において、電源端子φｐと基板１１間
に、複数のバイアス電位を選択的に発生する基板バイア
ス発生回路３１を配して構成する。
【００１０】この場合、上記基板バイアス発生回路３１
としては、複数のバイアス電位発生源を設け、これらバ
イアス電位発生源を選別する複数の結線パターンを形成
して構成することができる。
としては、複数のバイアス電位発生源を設け、これらバ
イアス電位発生源を選別する複数の結線パターンを形成
して構成することができる。
【００１１】具体的には、例えば、上記基板バイアス発
生回路３１を、複数の抵抗Ｒ，Ｒ1，Ｒ2 が直列に接続
された抵抗分割回路にて構成することができ、上記結線
パターンは、サージ電圧又はレーザビームにて選択的に
切断可能とされたフューズパターンＦにて構成すること
ができる。
生回路３１を、複数の抵抗Ｒ，Ｒ1，Ｒ2 が直列に接続
された抵抗分割回路にて構成することができ、上記結線
パターンは、サージ電圧又はレーザビームにて選択的に
切断可能とされたフューズパターンＦにて構成すること
ができる。
【００１２】
【作用】本発明に係るＣＣＤ固体撮像素子においては、
まず、チップ選別工程のウェハ測定時にて、１個のＣＣ
Ｄ固体撮像素子ごと（１チップごと）に、最適な基板バ
イアスＶｓｕｂを求めた後、電源端子φｐに定格の電源
電圧（一定電位）Ｖｐを供給し、基板バイアス発生回路
３１にて、上記求めたバイアス基板Ｖｓｕｂを選択的に
発生させることができる。
まず、チップ選別工程のウェハ測定時にて、１個のＣＣ
Ｄ固体撮像素子ごと（１チップごと）に、最適な基板バ
イアスＶｓｕｂを求めた後、電源端子φｐに定格の電源
電圧（一定電位）Ｖｐを供給し、基板バイアス発生回路
３１にて、上記求めたバイアス基板Ｖｓｕｂを選択的に
発生させることができる。
【００１３】また、請求項２記載の本発明に係るＣＣＤ
固体撮像素子、特にその基板バイアス発生回路３１にお
いては、複数の結線パターンにてバイアス電位源を選別
し、上記最適な基板バイアスを発生させることができ
る。
固体撮像素子、特にその基板バイアス発生回路３１にお
いては、複数の結線パターンにてバイアス電位源を選別
し、上記最適な基板バイアスを発生させることができ
る。
【００１４】また、請求項３記載の本発明に係るＣＣＤ
固体撮像素子、特にその基板バイアス発生回路３１にお
いては、複数のフューズパターンＦをサージ電圧又はレ
ーザビームにて選択的に切断し、電源端子φｐに供給さ
れた電源電圧Ｖｐを選別された抵抗にて抵抗分割するこ
とにより、上記最適な基板バイアスＶｓｕｂを発生させ
ることができる。
固体撮像素子、特にその基板バイアス発生回路３１にお
いては、複数のフューズパターンＦをサージ電圧又はレ
ーザビームにて選択的に切断し、電源端子φｐに供給さ
れた電源電圧Ｖｐを選別された抵抗にて抵抗分割するこ
とにより、上記最適な基板バイアスＶｓｕｂを発生させ
ることができる。
【００１５】このように、ＣＣＤ固体撮像素子自体に、
最適な基板バイアスＶｓｕｂを発生する回路３１を有し
ているため、このＣＣＤ固体撮像素子を、例えばビデオ
カメラ等のセットに実装する際、電源端子φｐに定格の
電源電圧Ｖｐを供給するだけで、ＣＣＤ固体撮像素子の
基板１１に最適な基板バイアスＶｓｕｂが印加されるこ
とになる。従って、従来から行われていたセット実装時
でのバイアス調整作業を省略することができ、セット組
立工程の簡略化を図ることができる。
最適な基板バイアスＶｓｕｂを発生する回路３１を有し
ているため、このＣＣＤ固体撮像素子を、例えばビデオ
カメラ等のセットに実装する際、電源端子φｐに定格の
電源電圧Ｖｐを供給するだけで、ＣＣＤ固体撮像素子の
基板１１に最適な基板バイアスＶｓｕｂが印加されるこ
とになる。従って、従来から行われていたセット実装時
でのバイアス調整作業を省略することができ、セット組
立工程の簡略化を図ることができる。
【００１６】また、ＣＣＤ固体撮像素子に定格の電源電
圧Ｖｐを供給するだけで、最適な基板バイアスＶｓｕｂ
が印加されることになるため、ＣＣＤ固体撮像素子のパ
ッケージ裏面に、最適な基板バイアス値を示す例えば数
字や記号等の捺印を行う必要がなくなり、出荷時の捺印
工程を省略することができ、しかも、パッケージの小型
化並びにセットの小型化をも促進させることができる。
圧Ｖｐを供給するだけで、最適な基板バイアスＶｓｕｂ
が印加されることになるため、ＣＣＤ固体撮像素子のパ
ッケージ裏面に、最適な基板バイアス値を示す例えば数
字や記号等の捺印を行う必要がなくなり、出荷時の捺印
工程を省略することができ、しかも、パッケージの小型
化並びにセットの小型化をも促進させることができる。
【００１７】
【実施例】以下、本発明に係るＣＣＤ固体撮像素子を例
えばインターライン転送方式のＣＣＤイメージセンサに
適用した実施例（以下、単に実施例に係るＣＣＤ固体撮
像素子と記す）を図１〜図３を参照しながら説明する。
えばインターライン転送方式のＣＣＤイメージセンサに
適用した実施例（以下、単に実施例に係るＣＣＤ固体撮
像素子と記す）を図１〜図３を参照しながら説明する。
【００１８】この実施例に係るＣＣＤ固体撮像素子は、
図１に示すように、ｐｎ接合で構成された多数の光電変
換部（通常、受光部と称される）Ｓが、行方向（垂直方
向）及び列方向（水平方向）にマトリクス状に配列さ
れ、行方向に配列された受光部Ｓに対して共通とされた
ＣＣＤによる垂直転送レジスタＶＲが列方向に配列され
て構成された撮像領域１を有する。
図１に示すように、ｐｎ接合で構成された多数の光電変
換部（通常、受光部と称される）Ｓが、行方向（垂直方
向）及び列方向（水平方向）にマトリクス状に配列さ
れ、行方向に配列された受光部Ｓに対して共通とされた
ＣＣＤによる垂直転送レジスタＶＲが列方向に配列され
て構成された撮像領域１を有する。
【００１９】また、この撮像領域１の図面上、下部にお
いて、ＣＣＤによる水平転送レジスタＨＲが形成されて
いる。この水平転送レジスタＨＲの一端には、例えばフ
ローティング・ディフュージョンを有する電荷−電圧変
換部（出力部）２が形成されている。
いて、ＣＣＤによる水平転送レジスタＨＲが形成されて
いる。この水平転送レジスタＨＲの一端には、例えばフ
ローティング・ディフュージョンを有する電荷−電圧変
換部（出力部）２が形成されている。
【００２０】そして、まず、電荷蓄積期間（露光期間）
において、受光部Ｓに被写体からの光の入射量に応じた
信号電荷が蓄積され、読み出し期間において、受光部Ｓ
に蓄積されている信号電荷が垂直転送レジスタＶＲに転
送され、水平ブランキング期間において、信号電荷は行
単位に水平転送レジスタＨＲ側に順次転送される。
において、受光部Ｓに被写体からの光の入射量に応じた
信号電荷が蓄積され、読み出し期間において、受光部Ｓ
に蓄積されている信号電荷が垂直転送レジスタＶＲに転
送され、水平ブランキング期間において、信号電荷は行
単位に水平転送レジスタＨＲ側に順次転送される。
【００２１】水平転送レジスタＨＲに転送された信号電
荷は、水平ブランキング期間後の水平走査期間におい
て、出力部２側に順次転送される。そして、出力部２に
転送された信号電荷を順次電圧信号に変換した後、出力
アンプ３にて増幅することにより、出力端子φｏｕｔか
ら、被写体からの光の入射量に応じた撮像信号Ｓｖを取
り出すことができる。
荷は、水平ブランキング期間後の水平走査期間におい
て、出力部２側に順次転送される。そして、出力部２に
転送された信号電荷を順次電圧信号に変換した後、出力
アンプ３にて増幅することにより、出力端子φｏｕｔか
ら、被写体からの光の入射量に応じた撮像信号Ｓｖを取
り出すことができる。
【００２２】そして、このＣＣＤ固体撮像素子における
受光部Ｓの深さ方向の断面構造は、図２に示すように、
例えばＮ型基板１１の表面にＰ型のウェル領域１２が形
成され、このウェル領域１２の表面にＮ型の受光部Ｓが
形成された形となっている。受光部Ｓの表面には、通
常、Ｐ型の正孔蓄積領域１３が形成される。また、受光
部Ｓの横方向には、読み出しゲートを構成するＰ型領域
１４を介してＮ型の垂直転送レジスタＶＲ及びＰ型のチ
ャンネルストッパ領域１５が形成される。垂直転送レジ
スタＶＲ下には、スミア成分の混入を防止するためのＰ
型の不純物拡散領域１６が形成される。そして、上記垂
直転送レジスタＶＲ上には、ゲート絶縁膜１７を介して
例えば多結晶シリコン層からなる転送電極１８が選択的
に形成され、この転送電極１８上に層間膜１９を介して
Ａｌ遮光膜２０が形成される。
受光部Ｓの深さ方向の断面構造は、図２に示すように、
例えばＮ型基板１１の表面にＰ型のウェル領域１２が形
成され、このウェル領域１２の表面にＮ型の受光部Ｓが
形成された形となっている。受光部Ｓの表面には、通
常、Ｐ型の正孔蓄積領域１３が形成される。また、受光
部Ｓの横方向には、読み出しゲートを構成するＰ型領域
１４を介してＮ型の垂直転送レジスタＶＲ及びＰ型のチ
ャンネルストッパ領域１５が形成される。垂直転送レジ
スタＶＲ下には、スミア成分の混入を防止するためのＰ
型の不純物拡散領域１６が形成される。そして、上記垂
直転送レジスタＶＲ上には、ゲート絶縁膜１７を介して
例えば多結晶シリコン層からなる転送電極１８が選択的
に形成され、この転送電極１８上に層間膜１９を介して
Ａｌ遮光膜２０が形成される。
【００２３】また、上記Ａｌ遮光膜２０は、受光部Ｓ上
において選択的にエッチング除去されており、光Ｌは、
このエッチング除去によって形成された開口２１を通じ
て受光部Ｓ内に入射されるようになっている。
において選択的にエッチング除去されており、光Ｌは、
このエッチング除去によって形成された開口２１を通じ
て受光部Ｓ内に入射されるようになっている。
【００２４】そして、本実施例に係るＣＣＤ固体撮像素
子においては、電源端子φｐとＧＮＤ間に可変抵抗Ｒｆ
を主体とした基板バイアス発生回路３１が接続され、こ
の可変抵抗Ｒｆからの分圧が基板バイアスＶｓｕｂとし
てＮ型基板１１に印加されるようになっている。
子においては、電源端子φｐとＧＮＤ間に可変抵抗Ｒｆ
を主体とした基板バイアス発生回路３１が接続され、こ
の可変抵抗Ｒｆからの分圧が基板バイアスＶｓｕｂとし
てＮ型基板１１に印加されるようになっている。
【００２５】この基板バイアス発生回路３１の回路構成
としては、例えば図３に示すように、電源端子φｐとＧ
ＮＤ間に複数の抵抗（例えば多結晶シリコン層による抵
抗層）を直列に接続した抵抗分割回路を用いることがで
きる。図示の例では、抵抗Ｒを９個，抵抗Ｒ1 を１個，
Ｒ2 を２個をそれぞれ直列に接続し、特に、抵抗Ｒ1を
電源端子φｐ側、抵抗Ｒ2 をＧＮＤ側に接続してある。
なお、各抵抗の値は、例えば抵抗Ｒが０．５ＫΩ、抵抗
Ｒ1 が２．５ＫΩ、抵抗Ｒ2 が５ＫΩを用いることがで
きる。
としては、例えば図３に示すように、電源端子φｐとＧ
ＮＤ間に複数の抵抗（例えば多結晶シリコン層による抵
抗層）を直列に接続した抵抗分割回路を用いることがで
きる。図示の例では、抵抗Ｒを９個，抵抗Ｒ1 を１個，
Ｒ2 を２個をそれぞれ直列に接続し、特に、抵抗Ｒ1を
電源端子φｐ側、抵抗Ｒ2 をＧＮＤ側に接続してある。
なお、各抵抗の値は、例えば抵抗Ｒが０．５ＫΩ、抵抗
Ｒ1 が２．５ＫΩ、抵抗Ｒ2 が５ＫΩを用いることがで
きる。
【００２６】そして、各抵抗Ｒ，Ｒ1 及びＲ2 の接点ａ
1 〜ａ10からそれぞれ一方に配線を引き出して各端部に
パッドＰ1 〜Ｐ10を形成する。また、各接点ａ1 〜ａ10
から他方に配線を引き出し、それぞれフューズＦを介し
て共通接点ｂに接続する。各フューズＦは、例えば多結
晶シリコン層にて形成することができる。そして、上記
共通接点ｂと基板バイアス供給用のパッドＳＰとを配線
にて接続する。この場合、共通接点ｂと基板バイアス用
のパッドＳＰとを接続する上記配線の途中から接点ｃを
介して別の配線を引き出し、この配線の端部に共通パッ
ドＣＰを形成する。上記構成によって、本実施例に係る
基板バイアス発生回路３１が作成される。この基板バイ
アス発生回路３１は、例えばＣＣＤ固体撮像素子の周辺
回路部に形成することができる。また、上記各配線は、
例えばＡｌ配線層を用いることができる。
1 〜ａ10からそれぞれ一方に配線を引き出して各端部に
パッドＰ1 〜Ｐ10を形成する。また、各接点ａ1 〜ａ10
から他方に配線を引き出し、それぞれフューズＦを介し
て共通接点ｂに接続する。各フューズＦは、例えば多結
晶シリコン層にて形成することができる。そして、上記
共通接点ｂと基板バイアス供給用のパッドＳＰとを配線
にて接続する。この場合、共通接点ｂと基板バイアス用
のパッドＳＰとを接続する上記配線の途中から接点ｃを
介して別の配線を引き出し、この配線の端部に共通パッ
ドＣＰを形成する。上記構成によって、本実施例に係る
基板バイアス発生回路３１が作成される。この基板バイ
アス発生回路３１は、例えばＣＣＤ固体撮像素子の周辺
回路部に形成することができる。また、上記各配線は、
例えばＡｌ配線層を用いることができる。
【００２７】次に、上記基板バイアス発生回路３１の使
用形態について説明する。この基板バイアス発生回路３
１は、不要なフューズＦを選択的に切断した後、電源端
子φｐに定格の電源電圧（一定電位）Ｖｐを供給するこ
とにより、所望の電圧を抵抗分割にて発生させ、その電
圧を基板バイアス供給用のパッドに供給するものであ
る。
用形態について説明する。この基板バイアス発生回路３
１は、不要なフューズＦを選択的に切断した後、電源端
子φｐに定格の電源電圧（一定電位）Ｖｐを供給するこ
とにより、所望の電圧を抵抗分割にて発生させ、その電
圧を基板バイアス供給用のパッドに供給するものであ
る。
【００２８】すでに図４に基づいて説明したように、基
板バイアスＶｓｕｂは、Ｐ型のウェル領域１２にて構成
されるオーバーフローバリアＯＦＢのポテンシャル障壁
の高さを決定するもので、この基板バイアスＶｓｕｂの
大きさによって、信号電荷ｅの飽和電荷量が決定され
る。しかし、チップ間（ロット間）での製造ばらつきに
より、上記飽和電荷量もチップ間でばらつくことにな
る。この飽和電荷量をチップ間で一定とするためには、
チップごとに最適な基板バイアスＶｓｕｂを印加する必
要がある。即ち、チップごとに固有の最適な基板バイア
スＶｓｕｂが存在することになる。
板バイアスＶｓｕｂは、Ｐ型のウェル領域１２にて構成
されるオーバーフローバリアＯＦＢのポテンシャル障壁
の高さを決定するもので、この基板バイアスＶｓｕｂの
大きさによって、信号電荷ｅの飽和電荷量が決定され
る。しかし、チップ間（ロット間）での製造ばらつきに
より、上記飽和電荷量もチップ間でばらつくことにな
る。この飽和電荷量をチップ間で一定とするためには、
チップごとに最適な基板バイアスＶｓｕｂを印加する必
要がある。即ち、チップごとに固有の最適な基板バイア
スＶｓｕｂが存在することになる。
【００２９】そこで、本実施例では、ＣＣＤ固体撮像素
子の周辺回路部に形成した上記基板バイアス発生回路３
１にて、チップごとに最適な基板バイアスＶｓｕｂを印
加できるようにするものである。
子の周辺回路部に形成した上記基板バイアス発生回路３
１にて、チップごとに最適な基板バイアスＶｓｕｂを印
加できるようにするものである。
【００３０】まず、ＣＣＤ固体撮像素子のチップ選別工
程のウェハ測定時にて、チップごとに最適な基板バイア
スＶｓｕｂを求める。その後、１つのチップ（ＣＣＤ固
体撮像素子）についてみると、基板バイアス発生回路３
１における複数のパッドＰ1〜Ｐ10中、そのＣＣＤ固体
撮像素子にとって最適な基板バイアス値に相当する分割
抵抗比以外のパッドに、サージ電圧印加のためのプロー
バ針を立て、他方の共通パッドＣＰにいわゆるコモンと
なるプローバ針を立てて、サージ電圧を印加する。この
サージ電圧の印加によって、複数のフューズＦ中、不要
なフューズＦが切断される。そして、電源端子φｐに定
格の電源電圧Ｖｐを供給することにより、基板バイアス
供給用のパッドＳＰを通じてＮ型基板１１に、抵抗分割
による最適な基板バイアスＶｓｕｂが供給されることに
なる。
程のウェハ測定時にて、チップごとに最適な基板バイア
スＶｓｕｂを求める。その後、１つのチップ（ＣＣＤ固
体撮像素子）についてみると、基板バイアス発生回路３
１における複数のパッドＰ1〜Ｐ10中、そのＣＣＤ固体
撮像素子にとって最適な基板バイアス値に相当する分割
抵抗比以外のパッドに、サージ電圧印加のためのプロー
バ針を立て、他方の共通パッドＣＰにいわゆるコモンと
なるプローバ針を立てて、サージ電圧を印加する。この
サージ電圧の印加によって、複数のフューズＦ中、不要
なフューズＦが切断される。そして、電源端子φｐに定
格の電源電圧Ｖｐを供給することにより、基板バイアス
供給用のパッドＳＰを通じてＮ型基板１１に、抵抗分割
による最適な基板バイアスＶｓｕｂが供給されることに
なる。
【００３１】従って、このＣＣＤ固体撮像素子をビデオ
カメラ等のセットに実装する際、電源端子φｐに定格の
電源電圧Ｖｐを供給するだけで、ＣＣＤ固体撮像素子の
Ｎ型基板１１に、そのＣＣＤ固体撮像素子にとって最適
な基板バイアスＶｓｕｂが印加されることになる。
カメラ等のセットに実装する際、電源端子φｐに定格の
電源電圧Ｖｐを供給するだけで、ＣＣＤ固体撮像素子の
Ｎ型基板１１に、そのＣＣＤ固体撮像素子にとって最適
な基板バイアスＶｓｕｂが印加されることになる。
【００３２】上記例では、サージ電圧を該当のパッドを
介して印加することによって、不要なフューズＦを選択
的に切断するようにしたが、その他、不要なフューズＦ
を直接レーザビームにて選択的に切断するようにしても
よい。この場合、接点ａ1 〜ａ10に対応するパッドＰ1
〜Ｐ10及び共通パッドＣＰを形成する必要がなくなるた
め、この基板バイアス発生回路３１の形成工程を簡略化
することができ、しかもチップの小型化を図ることがで
きる。あるいは、形成できるフューズＦの本数を増やす
ことが可能となるため、最適な基板バイアスＶｓｕｂの
微調整を高精度に行うことが可能となる。
介して印加することによって、不要なフューズＦを選択
的に切断するようにしたが、その他、不要なフューズＦ
を直接レーザビームにて選択的に切断するようにしても
よい。この場合、接点ａ1 〜ａ10に対応するパッドＰ1
〜Ｐ10及び共通パッドＣＰを形成する必要がなくなるた
め、この基板バイアス発生回路３１の形成工程を簡略化
することができ、しかもチップの小型化を図ることがで
きる。あるいは、形成できるフューズＦの本数を増やす
ことが可能となるため、最適な基板バイアスＶｓｕｂの
微調整を高精度に行うことが可能となる。
【００３３】このように、本実施例に係るＣＣＤ固体撮
像素子によれば、ＣＣＤ固体撮像素子の周辺回路部に基
板バイアス発生回路３１を形成するようにしたので、電
源端子φｐに定格の電源電圧Ｖｐを供給するだけで、Ｃ
ＣＤ固体撮像素子にとって最適な基板バイアスＶｓｕｂ
を基板１１に供給することができる。従って、従来から
行われていたセット実装時でのバイアス調整作業を省略
することができ、セット組立工程の簡略化を図ることが
できる。
像素子によれば、ＣＣＤ固体撮像素子の周辺回路部に基
板バイアス発生回路３１を形成するようにしたので、電
源端子φｐに定格の電源電圧Ｖｐを供給するだけで、Ｃ
ＣＤ固体撮像素子にとって最適な基板バイアスＶｓｕｂ
を基板１１に供給することができる。従って、従来から
行われていたセット実装時でのバイアス調整作業を省略
することができ、セット組立工程の簡略化を図ることが
できる。
【００３４】また、ＣＣＤ固体撮像素子に定格の電源電
圧Ｖｐを供給するだけで、最適な基板バイアスＶｓｕｂ
が印加されることになるため、ＣＣＤ固体撮像素子のパ
ッケージ裏面に、最適な基板バイアス値を示す例えば数
字や記号等の捺印を行う必要がなくなり、出荷時の捺印
工程を省略することができ、しかも、パッケージの小型
化並びにセットの小型化をも促進させることができる。
圧Ｖｐを供給するだけで、最適な基板バイアスＶｓｕｂ
が印加されることになるため、ＣＣＤ固体撮像素子のパ
ッケージ裏面に、最適な基板バイアス値を示す例えば数
字や記号等の捺印を行う必要がなくなり、出荷時の捺印
工程を省略することができ、しかも、パッケージの小型
化並びにセットの小型化をも促進させることができる。
【００３５】上記実施例では、基板バイアス発生回路３
１の基本構成として、抵抗分割による回路を示したが、
その他、例えば抵抗ラダー回路を用いることもできる。
１の基本構成として、抵抗分割による回路を示したが、
その他、例えば抵抗ラダー回路を用いることもできる。
【００３６】
【発明の効果】上述のように、本発明に係るＣＣＤ固体
撮像素子によれば、基板上に光電変換部と電荷転送部を
有し、上記光電変換部に蓄積される信号電荷の量を制御
するためのバイアス電位が上記基板に印加されるＣＣＤ
固体撮像素子において、電源端子と基板間に、複数のバ
イアス電位を選択的に発生する基板バイアス発生回路を
配するようにしたので、セット実装時の基板バイアス調
整作業が不要にでき、セットの組立工程を簡略化するこ
とができ、しかも基板バイアス値を数字や記号として捺
印するための工程を廃止でき、パッケージの小型化及び
セットの小型化を促進させることができる。
撮像素子によれば、基板上に光電変換部と電荷転送部を
有し、上記光電変換部に蓄積される信号電荷の量を制御
するためのバイアス電位が上記基板に印加されるＣＣＤ
固体撮像素子において、電源端子と基板間に、複数のバ
イアス電位を選択的に発生する基板バイアス発生回路を
配するようにしたので、セット実装時の基板バイアス調
整作業が不要にでき、セットの組立工程を簡略化するこ
とができ、しかも基板バイアス値を数字や記号として捺
印するための工程を廃止でき、パッケージの小型化及び
セットの小型化を促進させることができる。
【図１】本発明に係るＣＣＤ固体撮像素子を例えばイン
ターライン転送方式のＣＣＤイメージセンサに適用した
実施例（以下、単に実施例に係るＣＣＤ固体撮像素子と
記す）の概略構成を示す平面図である。
ターライン転送方式のＣＣＤイメージセンサに適用した
実施例（以下、単に実施例に係るＣＣＤ固体撮像素子と
記す）の概略構成を示す平面図である。
【図２】実施例に係るＣＣＤ固体撮像素子の受光部の深
さ方向の構成を示す断面図である。
さ方向の構成を示す断面図である。
【図３】実施例に係るＣＣＤ固体撮像素子に形成される
基板バイアス発生回路の構成を示す回路図である。
基板バイアス発生回路の構成を示す回路図である。
【図４】ＣＣＤ固体撮像素子における受光部の深さ方向
のポテンシャル分布図である。
のポテンシャル分布図である。
Ｓ 受光部 ＶＲ 垂直転送レジスタ ＨＲ 水平転送レジスタ １ 撮像領域 ２ 出力部 ３ 出力アンプ １１ Ｎ型基板 １２ Ｐ型のウェル領域 １８ 転送電極 Ｐ1 〜Ｐ10 サージ電圧供給用のパッド Ｒ1，Ｒ2，Ｒ 抵抗 ａ1 〜ａ10 接点 Ｆ フューズ ＣＰ 共通パッド ＳＰ 基板バイアス供給用のパッド
Claims (3)
- 【請求項１】 基板上に光電変換部と電荷転送部を有
し、上記光電変換部に蓄積される信号電荷の量を制御す
るためのバイアス電位が上記基板に印加されるＣＣＤ固
体撮像素子において、 電源端子と上記基板間に、複数のバイアス電位を選択的
に発生する基板バイアス発生回路が配されていることを
特徴とするＣＣＤ固体撮像素子。 - 【請求項２】 上記基板バイアス発生回路は、複数のバ
イアス電位発生源を有し、これらバイアス電位発生源を
選別する複数の結線パターンが形成されていることを特
徴とする請求項１記載のＣＣＤ固体撮像素子。 - 【請求項３】 上記基板バイアス発生回路は、複数の抵
抗が直列に接続された抵抗分割回路にて構成され、上記
結線パターンは、サージ電圧又はレーザビームにて選択
的に切断可能とされたフューズパターンであることを特
徴とする請求項２記載のＣＣＤ固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4302579A JPH06153079A (ja) | 1992-11-12 | 1992-11-12 | Ｃｃｄ固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4302579A JPH06153079A (ja) | 1992-11-12 | 1992-11-12 | Ｃｃｄ固体撮像素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06153079A true JPH06153079A (ja) | 1994-05-31 |
Family
ID=17910682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4302579A Pending JPH06153079A (ja) | 1992-11-12 | 1992-11-12 | Ｃｃｄ固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06153079A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0747956A2 (en) * | 1995-06-08 | 1996-12-11 | Matsushita Electronics Corporation | Semiconductor device containing an adjustable voltage generator |
| US5867055A (en) * | 1995-06-08 | 1999-02-02 | Matsushita Electronics Corporation | Semiconductor device containing an adjustable voltage generator |
| KR100304966B1 (ko) * | 1999-06-10 | 2001-11-01 | 김영환 | 고체 촬상 소자 |
| JP2005277398A (ja) * | 2004-02-25 | 2005-10-06 | Sony Corp | Ｃｃｄリニアセンサ |
| WO2008011064A2 (en) * | 2006-07-19 | 2008-01-24 | Eastman Kodak Company | Ccd with improved substrate voltage setting circuit |
-
1992
- 1992-11-12 JP JP4302579A patent/JPH06153079A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0747956A2 (en) * | 1995-06-08 | 1996-12-11 | Matsushita Electronics Corporation | Semiconductor device containing an adjustable voltage generator |
| US5867055A (en) * | 1995-06-08 | 1999-02-02 | Matsushita Electronics Corporation | Semiconductor device containing an adjustable voltage generator |
| EP0747956A3 (en) * | 1995-06-08 | 1999-03-24 | Matsushita Electronics Corporation | Semiconductor device containing an adjustable voltage generator |
| KR100304966B1 (ko) * | 1999-06-10 | 2001-11-01 | 김영환 | 고체 촬상 소자 |
| JP2005277398A (ja) * | 2004-02-25 | 2005-10-06 | Sony Corp | Ｃｃｄリニアセンサ |
| WO2008011064A2 (en) * | 2006-07-19 | 2008-01-24 | Eastman Kodak Company | Ccd with improved substrate voltage setting circuit |
| WO2008011064A3 (en) * | 2006-07-19 | 2008-05-08 | Eastman Kodak Co | Ccd with improved substrate voltage setting circuit |
| US7508432B2 (en) | 2006-07-19 | 2009-03-24 | Eastman Kodak Company | CCD with improved substrate voltage setting circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011106 |