JP3355781B2 - 固体撮像装置 - Google Patents
固体撮像装置Info
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Description
特に固体撮像素子における撮像領域の各光電変換部に蓄
積された信号電荷を基板に掃き出させることによって光
電変換部での信号電荷の蓄積時間(露光時間)を制御す
るいわゆる電子シャッタ動作が可能な固体撮像装置に関
する。
ンサでは、素子の半導体基板としてN型基板を用いた場
合を例にとると、このN型基板の表面にP型のウェル領
域が形成されており、このウェル領域の表面には、図6
に示すように、複数個の光電変換部1が行方向(垂直方
向)および列(平行方向)にマトリクス状に配列され、
さらにこれら光電変換部1の垂直列ごとに垂直転送レジ
スタ2が配列されることによって撮像領域3が構成され
ている。
て、光の入射によって光電変換部1に蓄積される信号電
荷eの許容量は、図7のポテンシャル分布図に示すよう
に、P型のウェル領域で構成されるオーバーフローバリ
アOFBのポテンシャル障壁の高さで決定される。すな
わち、このオーバーフローバリアOFBは、光電変換部
1に蓄積される飽和信号電荷量を決めるものであり、蓄
積電荷量がこの飽和信号電荷量を越えた場合に、その越
えた分の電荷がオーバーフローバリアOFBのポテンシ
ャル障壁を越えて基板側へ掃き捨てられる。
特性、垂直転送レジスタの取扱い電荷量などにより決定
されるが、製造ばらつきにより、オーバーフローバリア
OFBのポテンシャル障壁の高さがばらつくことにな
る。このオーバーフローバリアOFBのポテンシャル障
壁の高さは、基板に印加されるバイアス電圧(以下、基
板バイアスと称する)Vsubによって容易に制御でき
る。
して基板バイアス発生回路25を設け、この基板バイア
ス発生回路25にて各素子(チップ)ごとに最適な基板
バイアスVsubを設定し、この基板バイアスVsub
をダイオード36を介してチップの端子33に供給し、
基板11に印加するようにしている。
メージセンサでは、タイミング発生回路24でシャッタ
パルスSPを生成し、このシャッタパルスSPをコンデ
ンサ32で直流カットした後チップの端子33に供給
し、基板11に印加するようにしている。このとき、シ
ャッタパルスSPの低レベルは、ダイオード36によっ
て基板バイアスVsubの直流レベルにクランプされ
る。
成の従来の固体撮像装置では、シャッタパルスSPをク
ランプするクランプ用ダイオード36や、基板バイアス
Vsubを発生する基板バイアス発生回路25などの周
辺回路が、チップの外付けとして設けられた構成となっ
ていたので、周辺回路の部品点数が多くなるという問題
があった。
であり、その目的とするところは、チップの外付けとな
る周辺回路の部品点数の削減を可能とした固体撮像装置
を提供することにある。
に、本発明による固体撮像装置においては、入射光量に
応じた信号電荷を蓄積する複数個の光電変換部が基板上
に形成されてなる固体撮像素子と、光電変換部に蓄積さ
れる信号電荷の量を制御するためのバイアス電圧Vsu
bを発生する基板バイアス電圧発生回路と、光電変換部
に蓄積された信号電荷を基板へ掃き出すためのシャッタ
パルスSPを発生してバイアス電圧Vsubに重畳する
タイミング発生回路と、バイアス電圧Vsubを基板に
印加するとともに、シャッタパルスSPの低レベルをバ
イアス電圧Vsubの直流レベルにクランプするクラン
プ用ダイオードとを備え、このクランプ用ダイオードが
固体撮像素子の基板上に形成された構成となっている。
子の基板に印加する基板バイアスVsubによって光電
変換部に蓄積される信号電荷の量が決まる。この基板バ
イアスVsubは、基板バイアス発生回路において、固
体撮像素子個々の製造ばらつきに伴うオーバーフローバ
リアOFBのポテンシャル障壁の高さのばらつきを考慮
して固体撮像素子ごとに最適値に設定される。
ャッタパルスSPは、クランプ用ダイオードによってそ
の低レベルが基板バイアスVsubの直流レベルにクラ
ンプされて基板に印加される。これにより、光電変換部
に蓄積された信号電荷が基板に掃き捨てられる電子シャ
ッタ動作が行われる。また、クランプ用ダイオードを固
体撮像素子の基板上に形成することで、プロセス工程を
増加させることなく、クランプ用ダイオードをチップに
内蔵できる。その結果、チップの外付けとなる周辺回路
の部品点数を削減できる。
に説明する。図1は、例えばインターライン転送方式の
CCDイメージセンサに適用された本発明の第1実施例
を示す構成図である。図1において、行方向(垂直方
向)および列方向(水平方向)にマトリクス状に配列さ
れて入射光量に応じた信号電荷を蓄積する複数個の光電
変換部1と、これら光電変換部1の垂直列ごとに配され
た複数本の垂直転送レジスタ2とによって撮像領域3が
構成されている。
例えばPN接合のフォトダイオードからなり、垂直転送
レジスタ2はCCDによって構成されている。光電変換
部1に蓄積された信号電荷は、垂直転送レジスタ2に読
み出される。垂直転送レジスタ2は、4相の転送クロッ
クφV1,φV2,φV3,φV4によって転送駆動さ
れる。これにより、垂直転送レジスタ2に読み出された
信号電荷は、水平ブランキング期間の一部にて1走査線
に相当する部分ずつ順に垂直方向に転送される。
垂直転送レジスタ2から1走査線に相当する信号電荷が
順次転送されるCCDからなる水平転送レジスタ4が配
置されている。この水平転送レジスタ4は、2相の水平
転送クロックφH1,φH2によって転送駆動される。
これにより、1走査線分の信号電荷は、水平ブランキン
グ期間後の水平走査期間において、順次水平方向に転送
される。
ローティング・ディフュージョン構成の電荷検出部5が
配されている。電荷検出部5に転送された信号電荷は順
次電圧信号に変換される。そして、この電圧信号は出力
アンプ6で増幅された後、出力端子7から、被写体から
の光の入射量に応じた撮像出力OUTとして導出され
る。
スタ2の深さ方向の断面構造を示す断面図である。図2
において、例えばN型基板11の表面にP型のウェル領
域12が形成されている。このウェル領域12の表面に
は、N+ 型の信号電荷蓄積領域13が形成され、さらに
その上にP+ 型の正孔蓄積領域14が形成されることに
より、いわゆるHAD(正孔蓄積ダイオード)構造の光
電変換部1が構成されている。
から信号電荷を読み出すための読出しゲート8を構成す
るP型領域15を介してN+ 型の信号電荷転送領域16
およびP+ 型のチャネルストッパ領域17が形成されて
いる。信号電荷転送領域16の下には、スミア成分の混
入を防止するためのP型の不純物拡散領域18が形成さ
れている。
ゲート絶縁膜19を介して例えば多結晶シリコンからな
る転送電極20が配されることにより、垂直転送レジス
タ2が構成されている。垂直転送レジスタ2の上方に
は、転送電極20を覆うようにして層間膜21を介して
Al遮光膜22が形成されている。
いて選択的にエッチング除去されており、外部からの光
Lは、このエッチング除去によって形成された開口23
を通して光電変換部1内に入射する。そして、N型基板
11には、光電変換部1に蓄積される信号電荷の量を決
定するための基板バイアスVsubが印加されるように
なっている。
および垂直転送レジスタ2を含む撮像領域3とともに、
水平転送レジスタ3、電荷検出部5並びに出力アンプ6
が、同一のN型基板11上に形成され(1チップ化)、
以上によりCCDイメージセンサが構成されている。こ
のCCDイメージセンサの周辺回路として、タイミング
発生回路24や基板バイアス発生回路25などが設けら
れている。
送クロックφV1〜φV4、2相の水平転送クロックφ
H1,φH2および光電変換部1に蓄積された信号電荷
をN型基板11へ掃き出すためのシャッタパルスSPな
どの各種のタイミング信号を適宜発生する。
基板11上に形成された端子(パッド)26〜29を介
して垂直転送レジスタ2に供給される。水平転送クロッ
クφH1,φH2は、端子30,31を介して水平転送
レジスタ4に供給される。シャッタパルスSPは、コン
デンサ32を介して端子33に印加される。この端子3
3は、抵抗34を介して接地されている。
うに、光電変換部1に蓄積される信号電荷の量を決定す
るための基板バイアスVsubを発生する。この基板バ
イアスVsubは、CCDイメージセンサ個々の製造ば
らつきに伴う光電変換部1におけるオーバーフローバリ
アOFB(図7参照)のポテンシャル障壁の高さのばら
つきを考慮してチップごとに最適値に設定されて端子3
5に印加される。
1上に形成されたクランプ用ダイオード36が接続され
ている。すなわち、クランプ用ダイオード36はチップ
内蔵となっている。基板バイアスVsubは、端子35
を介してチップ内に入力された後、クランプ用ダイオー
ド36を介してN型基板11に印加される。
グ発生回路24からシャッタパルスSPが発生される。
このシャッタパルスSPは、コンデンサ32で直流カッ
トされた後、端子33を介してチップ内に入力される。
そして、クランプ用ダイオード36によってその低レベ
ルが基板バイアスVsubの直流レベルにクランプされ
た後、N型基板11に印加される。
構造を示す。このクランプ用ダイオード36は、N型基
板11の一部、例えば図1における撮像領域3の有効画
素部の周辺などに形成される。図3において、基板表面
側にはP- 型のウェル領域37が形成されており、この
ウェル領域37の表面側にP+ 型領域38が、さらにN
型基板11の表面側にN+ 型領域39がそれぞれイオン
注入によって形成されている。
は、領域上から配線層にコンタクトがとられ、配線40
および41を介して端子35および33にそれぞれ接続
される。これにより、ジャンクションが形成され、P+
型領域38とN型基板11との間でクランプ用ダイオー
ド36が構成される。このクランプ用ダイオード36と
しては、ダイオード素子そのものに限定されるものでは
なく、ダイオード接続のトランジスタを用いることも可
能である。
ャッタパルスSPの低レベルを基板バイアスVsubの
直流レベルにクランプするクランプ用ダイオード36を
CCDイメージセンサのN型基板11上に形成したこと
により、プロセス工程を増加させることなくクランプ用
ダイオード36をチップ内蔵とすることできるので、チ
ップの外付けとなる周辺回路の部品点数を削減できる。
であり、図中、図1と同等部分には同一符号を付して示
してある。本実施例では、クランプ用ダイオード36の
みをチップ内蔵とした第2実施例に対し、基板バイアス
発生回路25をクランプ用ダイオード36とともにチッ
プ内蔵とした構成となっている。
は、クランプ用ダイオード36をチップ内蔵としたこと
で、周辺回路の部品点数を削減できる反面、基板バイア
スVsubとシャッタパルスSPとを別々にチップ内に
入力する必要があることから、端子数が1個増えること
になる。
クランプ用ダイオード36に加えて基板バイアス発生回
路25をもチップ内蔵としたので、周辺回路の部品点数
を大幅に削減できるとともに、端子数もシャッタパルス
SPを印加するための1個の端子33で済むことにな
る。
の一例を図5に示す。同図に示すように、基板バイアス
発生回路25としては、電源端子φpと接地(GND)
間に複数の抵抗(例えば、多結晶シリコン層による抵抗
層)を直列に接続した抵抗分割回路を用いることができ
る。
に抵抗R1 および抵抗R2 が1個ずつそれぞれ直列に接
続され、特に、抵抗R1 が電源端子φp側に、抵抗R2
が接地側に接続されている。なお、各抵抗の値は、一例
として、抵抗Rが0.5〔KΩ〕、抵抗R1 が2.5
〔KΩ〕、抵抗R2 が5〔KΩ〕にそれぞれ設定され
る。
おける各接続点a1 〜a10から一方側にそれぞれ配線が
引き出され、各配線の端部にパッドP1 〜P10が形成さ
れている。また、各接続点a1 〜a10から他方側に配線
が引き出され、それぞれフューズFを介して共通接続点
bに接続されている。各フューズFとしては、例えば多
結晶シリコン層にて形成したものを用いることができ
る。
用のパッドP11とが配線42にて接続されている。ま
た、共通接続点bと基板バイアス供給用のパッドP11と
を接続する配線42の途中から接続点cを介して別の配
線43が引き出され、この配線43の端部に共通パッド
P12が形成されている。以上により、基板バイアス発生
回路25が構成されている。なお、各配線としては、例
えばAl配線層を用いることができる。
5の使用形態について説明する。この基板バイアス発生
回路25は、不要なフューズFを選択的に切断した後、
電源端子φpに定格の電源電圧(一定電位)Vpを供給
することにより、所望の電圧を抵抗分割にて発生させ、
その電圧を基板バイアス供給用のパッドP11に供給する
ものである。
板バイアスVsubは、P型のウェル12(図2参照)
にて構成されるオーバーフローバリアOFBのポテンシ
ャル障壁の高さを決定するもので、その大きさによって
信号電荷eの飽和電荷量が決定される。しかし、チップ
個々の製造ばらつきにより、上記飽和電荷量もチップご
とにばらつくことになる。
めには、チップごとに最適な基板バイアスVsubを印
加する必要がある。すなわち、チップごとに固有の最適
な基板バイアスVsubが存在することになる。そこ
で、基板バイアス発生回路25において、チップごとに
最適な基板バイアスVsubの設定が行われることにな
る。
工程のウエハ測定時にて、チップごとに最適な基板バイ
アスVsubを求める。その後、1つのチップについて
みると、基板バイアス発生回路25における複数のパッ
ドP1 〜P10中、そのチップにとって最適なバイアス値
に相当する分割抵抗比以外のパッドに、サージ電圧印加
のためのプローブ針を立て、他方の共通パッドP12にコ
モンとなるプローブ針を立ててサージ電圧を印加する。
ューズF中、不要なフューズFが切断される。そして、
電源端子φpに定格の電源電圧Vpを供給することによ
り、基板バイアス供給用のパッドP11を通してN型基板
11に、抵抗分割による最適な基板バイアスVsubが
印加されることになる。
ビデオカメラ等のセットに実装する際、電源端子φpに
定格の電源電圧Vpを供給するだけで、CCDイメージ
センサの基板11に対し、そのCCDイメージセンサに
とって最適な基板バイアスVsubが印加されることに
なる。
して印加することによって不要なフューズFを選択的に
切断するようにしたが、その他、不要なフューズFを直
接レーザビームにて選択的に切断するようにしても良
い。この場合、接点a1 〜a10に対応するパッドP1 〜
P10および共通パッドP11を形成する必要がなくなるた
め、この基板バイアス発生回路25の形成工程を簡略化
することができ、しかもチップの小型化を図ることがで
きる。さらに、形成できるフューズFの本数を増やすこ
とが可能となるため、最適な基板バイアスVsubの微
調整を高精度に行うことが可能となる。
回路25の基本構成として、抵抗分割による回路構成の
ものを示したが、その他、例えば抵抗ラダー回路を用い
た回路構成とすることも可能である。
電子シャッタ動作が可能な固体撮像装置において、シャ
ッタパルスの低レベルを基板バイアスの直流レベルにク
ランプするクランプ用ダイオードを固体撮像素子の基板
上に形成し、チップ内蔵としたので、チップの外付けと
なる固体撮像素子の周辺回路の部品点数を削減できるこ
とになる。
である。
である。
回路図である。
ある。
Claims (3)
- 【請求項1】 入射光量に応じた信号電荷を蓄積する複
数個の光電変換部が基板上に形成されてなる固体撮像素
子と、 前記光電変換部に蓄積される信号電荷の量を制御するた
めのバイアス電圧を発生する基板バイアス電圧発生回路
と、 前記光電変換部に蓄積された信号電荷を前記基板へ掃き
出すためのシャッタパルスを発生して前記バイアス電圧
に重畳するタイミング発生回路と、 前記バイアス電圧を前記基板に印加するとともに、前記
シャッタパルスの低レベルを前記バイアス電圧の直流レ
ベルにクランプするクランプ用ダイオードとを備え、 前記クランプ用ダイオードが前記基板上に形成されたこ
とを特徴とする固体撮像装置。 - 【請求項2】 前記基板バイアス発生回路が前記クラン
プ用ダイオードとともに前記基板上に形成されたことを
特徴とする請求項1記載の固体撮像装置。 - 【請求項3】 前記光電変換部は、前記基板と逆導電型
の半導体からなるウェル内に形成されてなり、 前記クランプ用ダイオードは、前記ウェルの外部で前記
基板表面に形成された前記基板と逆導電型の半導体から
なる領域と前記基板との間で構成されるダイオード素子
であることを特徴とする請求項1記載の固体撮像装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP09811094A JP3355781B2 (ja) | 1994-04-11 | 1994-04-11 | 固体撮像装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09811094A JP3355781B2 (ja) | 1994-04-11 | 1994-04-11 | 固体撮像装置 |
Publications (2)
Publication Number | Publication Date |
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JPH07284026A JPH07284026A (ja) | 1995-10-27 |
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Family
ID=14211193
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09811094A Expired - Lifetime JP3355781B2 (ja) | 1994-04-11 | 1994-04-11 | 固体撮像装置 |
Country Status (1)
Country | Link |
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JP (1) | JP3355781B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100556089C (zh) * | 2006-02-15 | 2009-10-28 | 索尼株式会社 | 固态图像俘获装置、方法、产品、负载的驱动方法、装置及设备 |
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JP2021089962A (ja) * | 2019-12-04 | 2021-06-10 | ソニーセミコンダクタソリューションズ株式会社 | 受光装置及び受光装置の制御方法、並びに、測距装置 |
-
1994
- 1994-04-11 JP JP09811094A patent/JP3355781B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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