JP2914496B2 - 固体撮像素子 - Google Patents
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/713—Transfer or readout registers; Split readout registers or multiple readout registers
Description
【０００１】
【発明の属する技術分野】本発明は、固体撮像素子に関
し、特に水平電荷転送部に隣接して過剰電荷を排出する
電荷排出部が設けられた固体撮像素子に関するものであ
る。
し、特に水平電荷転送部に隣接して過剰電荷を排出する
電荷排出部が設けられた固体撮像素子に関するものであ
る。
【０００２】
【従来の技術】従来カメラ一体型ＶＴＲの入力装置とし
て使用されてきた固体撮像素子は、フィルムを露光する
のに代えて光学情報を電気信号に変換してこれを記憶媒
体に記憶させ、この光学情報をハードコピーを作りある
いはモニタ画面で鑑賞するために用いる電子スティルカ
メラの入力装置として使用され始めている。このような
固体撮像素子は、光電変換部や、前記光電変換部で蓄積
された信号電荷を垂直および水平方向に転送する電荷転
送部を有しており、これらにより光学情報を電気信号と
して出力させることができるが、一方で固体撮像素子に
は本来必要な映像信号による信号電荷以外に、不必要な
期間に光電変換された電荷やシリコン／シリコン酸化膜
界面において生成される電荷等の不要な信号電荷が存在
する。カメラ一体型ＶＴＲの入力装置として使用した場
合、このような不要な信号電荷は、数画面分の表示後問
題のないレベルに落ち着いてしまうため、大きな問題と
はならないが、電子スティルカメラの入力装置として使
用した場合、このような不要な信号電荷は、本来の映像
信号による信号電荷に重畳され、画質の劣化を引き起こ
すことになる。また、このような不要な信号電荷の除去
に時間がかかつた場合、シャッタボタンによるトリガが
かかった後、実際にシャッタが開閉するまでに時間的な
遅れを生じることになり、シャッタチャンスを失う恐れ
がある。
て使用されてきた固体撮像素子は、フィルムを露光する
のに代えて光学情報を電気信号に変換してこれを記憶媒
体に記憶させ、この光学情報をハードコピーを作りある
いはモニタ画面で鑑賞するために用いる電子スティルカ
メラの入力装置として使用され始めている。このような
固体撮像素子は、光電変換部や、前記光電変換部で蓄積
された信号電荷を垂直および水平方向に転送する電荷転
送部を有しており、これらにより光学情報を電気信号と
して出力させることができるが、一方で固体撮像素子に
は本来必要な映像信号による信号電荷以外に、不必要な
期間に光電変換された電荷やシリコン／シリコン酸化膜
界面において生成される電荷等の不要な信号電荷が存在
する。カメラ一体型ＶＴＲの入力装置として使用した場
合、このような不要な信号電荷は、数画面分の表示後問
題のないレベルに落ち着いてしまうため、大きな問題と
はならないが、電子スティルカメラの入力装置として使
用した場合、このような不要な信号電荷は、本来の映像
信号による信号電荷に重畳され、画質の劣化を引き起こ
すことになる。また、このような不要な信号電荷の除去
に時間がかかつた場合、シャッタボタンによるトリガが
かかった後、実際にシャッタが開閉するまでに時間的な
遅れを生じることになり、シャッタチャンスを失う恐れ
がある。
【０００３】このために、電子スティルカメラの入力装
置として使用される固体撮像素子では、カメラ一体型Ｖ
ＴＲに使用される場合と異なり、シャッタボタンによる
トリガがかかると同時に光電変換部や垂直および水平電
荷転送部に存在するすべての不要な信号電荷を瞬時に除
去する必要がある。このような不要電荷の除去手段とし
て、光電変換部に存在する不要電荷の除去は、光電変換
部を構成するｎ型半導体領域直下に濃度の薄いｐ- 型半
導体領域を形成し、その下のｎ型半導体基板に逆バイァ
ス電圧を印加することにより、ｎ型半導体領域自体を空
乏化させ信号電荷をすべてｎ型半導体基板に除去する縦
型オーバフロードレイン構造を採用することにより対応
されている（参考文献：テレビジョン学会誌Ｖｏｌ．３
７．Ｎｏ．１０（1983）ｐｐ．７８２−７８７）。
置として使用される固体撮像素子では、カメラ一体型Ｖ
ＴＲに使用される場合と異なり、シャッタボタンによる
トリガがかかると同時に光電変換部や垂直および水平電
荷転送部に存在するすべての不要な信号電荷を瞬時に除
去する必要がある。このような不要電荷の除去手段とし
て、光電変換部に存在する不要電荷の除去は、光電変換
部を構成するｎ型半導体領域直下に濃度の薄いｐ- 型半
導体領域を形成し、その下のｎ型半導体基板に逆バイァ
ス電圧を印加することにより、ｎ型半導体領域自体を空
乏化させ信号電荷をすべてｎ型半導体基板に除去する縦
型オーバフロードレイン構造を採用することにより対応
されている（参考文献：テレビジョン学会誌Ｖｏｌ．３
７．Ｎｏ．１０（1983）ｐｐ．７８２−７８７）。
【０００４】また、水平電荷転送部に存在する不要電荷
は、水平転送部の高速動作が可能なことにより、通常の
動作により水平電荷転送部端に設けられたリセットドレ
インに除去することにより対応されている。一方、垂直
電荷転送部に存在する不要電荷を除去するためには、水
平電荷転送部の電荷転送能力に限界があることから少な
くとも１から数画面分の転送が必要となる。このような
垂直電荷転送部の不要電荷を短時間で除去する方法とし
て、水平電荷転送部に隣接して不要電荷排出部を形成
し、垂直電荷転送部の不要電荷を順方向に転送して水平
電荷転送部を介して不要電荷排出部に転送することによ
り除去する方法がある（参考文献：特開昭６２−１５４
８８１、特開平２−２０５３５９）。この方法を用いれ
ば、上記の縦型オーバフロードレイン、水平電荷転送部
の高速転送を併用して、短時間で素子内より不要電荷を
排出することができ、速やかに電子スチィルカメラの入
力装置としての動作可能状態を形成することができる。
図１９は、従来の水平電荷転送部に隣接して電荷排出部
を設けた固体撮像素子の概略構成図であり、この従来例
は、光電変換部１０１、垂直電荷転送部１０２、水平電
荷転送部１０３、出力回路部１０４、電位障壁部１０
５、不要電荷排出部１０６および不要電荷排出部１０６
の一端に設けられ、電源電圧に接続されている不要電荷
吸収部１０７で構成されている。
は、水平転送部の高速動作が可能なことにより、通常の
動作により水平電荷転送部端に設けられたリセットドレ
インに除去することにより対応されている。一方、垂直
電荷転送部に存在する不要電荷を除去するためには、水
平電荷転送部の電荷転送能力に限界があることから少な
くとも１から数画面分の転送が必要となる。このような
垂直電荷転送部の不要電荷を短時間で除去する方法とし
て、水平電荷転送部に隣接して不要電荷排出部を形成
し、垂直電荷転送部の不要電荷を順方向に転送して水平
電荷転送部を介して不要電荷排出部に転送することによ
り除去する方法がある（参考文献：特開昭６２−１５４
８８１、特開平２−２０５３５９）。この方法を用いれ
ば、上記の縦型オーバフロードレイン、水平電荷転送部
の高速転送を併用して、短時間で素子内より不要電荷を
排出することができ、速やかに電子スチィルカメラの入
力装置としての動作可能状態を形成することができる。
図１９は、従来の水平電荷転送部に隣接して電荷排出部
を設けた固体撮像素子の概略構成図であり、この従来例
は、光電変換部１０１、垂直電荷転送部１０２、水平電
荷転送部１０３、出力回路部１０４、電位障壁部１０
５、不要電荷排出部１０６および不要電荷排出部１０６
の一端に設けられ、電源電圧に接続されている不要電荷
吸収部１０７で構成されている。
【０００５】図２０は、図１９の点線で囲んだ領域の平
面図である。このような構造を有する従来の固体撮像素
子は、垂直電荷転送部については最大取扱電荷量の確保
を重視し、水平電荷転送部については高速転送時の転送
効率を重視して、それぞれの電荷転送部の拡散層を個別
に最適化して構成されている（参考文献：ｌＥＥＥＩＮ
ＴＥＲＮＡＴＩ０ＮＡＬ ＳＯＬＩＤ−ＳＴＡＴＥ Ｃ
ＩＲＣＵＩＴＳ ＣＯＮＦＥＲＥＮＣＥ ＤＩＧＥＳＴ
ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ，ＶＯＬ．
３７，ｐｐ．２２２〜２２３ ＦＥＢＲＵＡＲＹ，１９
９４）。図２０に示されるように、この種従来の固体撮
像素子は、垂直電荷転送チャンネル２０１と、電荷蓄積
領域２０３と電荷障壁領域２０４とを有する水平電荷転
送チャンネル２０２と、電位障壁部２０５と、不要電荷
排出部２０６と、第１層の多結晶シリコンからなる第１
の水平電荷転送電極２０７と、第２層の多結晶シリコン
からなる第２の水平電荷転送電極２０８と、最終の垂直
電荷転送電極２０９とを備えている。
面図である。このような構造を有する従来の固体撮像素
子は、垂直電荷転送部については最大取扱電荷量の確保
を重視し、水平電荷転送部については高速転送時の転送
効率を重視して、それぞれの電荷転送部の拡散層を個別
に最適化して構成されている（参考文献：ｌＥＥＥＩＮ
ＴＥＲＮＡＴＩ０ＮＡＬ ＳＯＬＩＤ−ＳＴＡＴＥ Ｃ
ＩＲＣＵＩＴＳ ＣＯＮＦＥＲＥＮＣＥ ＤＩＧＥＳＴ
ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ，ＶＯＬ．
３７，ｐｐ．２２２〜２２３ ＦＥＢＲＵＡＲＹ，１９
９４）。図２０に示されるように、この種従来の固体撮
像素子は、垂直電荷転送チャンネル２０１と、電荷蓄積
領域２０３と電荷障壁領域２０４とを有する水平電荷転
送チャンネル２０２と、電位障壁部２０５と、不要電荷
排出部２０６と、第１層の多結晶シリコンからなる第１
の水平電荷転送電極２０７と、第２層の多結晶シリコン
からなる第２の水平電荷転送電極２０８と、最終の垂直
電荷転送電極２０９とを備えている。
【０００６】図２１は、図１９および図２０のＡ−Ａ′
断面での断面図と電位ポテンシャル図である。図２１に
示されるように、不純物濃度が２．５×１０14ｃｍ-3程
度のｎ--型半導体基板３０１上には、垂直電荷転送部を
構成する不純物濃度が１．０×１０16ｃｍ-3程度の第１
のｐ型ウェル層３０２と、水平電荷転送部および電位障
壁部と不要電荷排出部を構成する不純物濃度が２．５×
１０15ｃｍ-3程度の第２のｐ型ウェル層３０３とが形成
され、その上には垂直電荷転送部の埋め込みチャンネル
を構成する不純物濃度が２．５×１０17ｃｍ-3程度の第
１のｎ型半導体領域３０４と、水平電荷転送部および電
位障壁部の埋め込みチャンネルを構成する不純物濃度が
１．０×１０17ｃｍ-3程度の第２のｎ型半導体領域３０
５と、不要電荷排出部を構成する不純物濃度が５．０×
１０18ｃｍ-3程度のｎ+ 型半導体領域３０８とが形成さ
れ、そして、活性領域を囲むように素子分離部を構成す
る不純物濃度が１．０×１０18ｃｍ-3程度のｐ+ 型半導
体領域３１０が形成されている。基板上には、第１層の
多結晶シリコン３１１からなる第１の水平電荷転送電極
２０７と、第２層の多結晶シリコン３１２からなる最終
の垂直電荷転送電極２０９が形成されており、これらの
転送電極は絶縁膜３１３により囲まれている。ここで、
不要電荷排出部を構成するｎ+ 型半導体領域３０８に
は、不要電荷吸収部１０７を構成する不純物濃度が１．
０×１０20ｃｍ-3程度のｎ++型半導体領域３０９（図２
３参照）を介して定電圧ＶD が印加されている。なお、
電位障壁部のポテンシャルバリアは狭チャンネル効果を
利用して形成されている。
断面での断面図と電位ポテンシャル図である。図２１に
示されるように、不純物濃度が２．５×１０14ｃｍ-3程
度のｎ--型半導体基板３０１上には、垂直電荷転送部を
構成する不純物濃度が１．０×１０16ｃｍ-3程度の第１
のｐ型ウェル層３０２と、水平電荷転送部および電位障
壁部と不要電荷排出部を構成する不純物濃度が２．５×
１０15ｃｍ-3程度の第２のｐ型ウェル層３０３とが形成
され、その上には垂直電荷転送部の埋め込みチャンネル
を構成する不純物濃度が２．５×１０17ｃｍ-3程度の第
１のｎ型半導体領域３０４と、水平電荷転送部および電
位障壁部の埋め込みチャンネルを構成する不純物濃度が
１．０×１０17ｃｍ-3程度の第２のｎ型半導体領域３０
５と、不要電荷排出部を構成する不純物濃度が５．０×
１０18ｃｍ-3程度のｎ+ 型半導体領域３０８とが形成さ
れ、そして、活性領域を囲むように素子分離部を構成す
る不純物濃度が１．０×１０18ｃｍ-3程度のｐ+ 型半導
体領域３１０が形成されている。基板上には、第１層の
多結晶シリコン３１１からなる第１の水平電荷転送電極
２０７と、第２層の多結晶シリコン３１２からなる最終
の垂直電荷転送電極２０９が形成されており、これらの
転送電極は絶縁膜３１３により囲まれている。ここで、
不要電荷排出部を構成するｎ+ 型半導体領域３０８に
は、不要電荷吸収部１０７を構成する不純物濃度が１．
０×１０20ｃｍ-3程度のｎ++型半導体領域３０９（図２
３参照）を介して定電圧ＶD が印加されている。なお、
電位障壁部のポテンシャルバリアは狭チャンネル効果を
利用して形成されている。
【０００７】図２２は、図１９のＢ−Ｂ′断面での断面
図と電位ポテンシャル図であって、同図に示されるよう
に、ｎ--型半導体基板３０１上には、水平電荷転送部を
構成する第２のｐウェル層３０３が設けられている。こ
の第２のｐ型ウェル層３０３上には、水平電荷転送部の
埋め込みチャンネルを構成する第２のｎ型半導体領域３
０５および不純物濃度が７．５×１０16ｃｍ-3程度のｎ
- 型半導体領域３０７と、浮遊拡散層部およびリセット
ドレイン部を構成するｎ++型半導体領域３０９と、素子
分離部を構成するｐ+ 型半導体領域３１０とが形成され
ている。ここで、第２のｐ型ウェル層３０３は、ｎ++型
半導体領域３０９である浮遊拡散層部、リセットドレイ
ン部のｎ--型半導体基板３０１へのパンチスルーを防止
するパンチスルー防止層を兼ねている。基板上には、第
１層の多結晶シリコン３１１、第２層の多結晶シリコン
３１２からなる水平電荷転送電極（第１の水平電荷転送
電極２０７と第２の水平電荷転送電極２０８）および出
力ゲート、並びに、リセットトランジスタのゲートが形
成されている。ここで、信号電荷のリセットドレインを
構成するｎ++型半導体領域３０９には、定電圧ＶD が印
加されている。
図と電位ポテンシャル図であって、同図に示されるよう
に、ｎ--型半導体基板３０１上には、水平電荷転送部を
構成する第２のｐウェル層３０３が設けられている。こ
の第２のｐ型ウェル層３０３上には、水平電荷転送部の
埋め込みチャンネルを構成する第２のｎ型半導体領域３
０５および不純物濃度が７．５×１０16ｃｍ-3程度のｎ
- 型半導体領域３０７と、浮遊拡散層部およびリセット
ドレイン部を構成するｎ++型半導体領域３０９と、素子
分離部を構成するｐ+ 型半導体領域３１０とが形成され
ている。ここで、第２のｐ型ウェル層３０３は、ｎ++型
半導体領域３０９である浮遊拡散層部、リセットドレイ
ン部のｎ--型半導体基板３０１へのパンチスルーを防止
するパンチスルー防止層を兼ねている。基板上には、第
１層の多結晶シリコン３１１、第２層の多結晶シリコン
３１２からなる水平電荷転送電極（第１の水平電荷転送
電極２０７と第２の水平電荷転送電極２０８）および出
力ゲート、並びに、リセットトランジスタのゲートが形
成されている。ここで、信号電荷のリセットドレインを
構成するｎ++型半導体領域３０９には、定電圧ＶD が印
加されている。
【０００８】図２３は、図１９のＣ−Ｃ′断面での断面
図と電位ポテンシャル図であって、同図に示されるよう
に、ｎ--型半導体基板３０１上には、不要電荷排出部を
構成する第２のｐ型ウェル層３０３が形成されており、
この第２のｐ型ウェル層３０３の表面領域内には、不要
電荷排出部を構成するｎ+ 型半導体領域３０８と、不要
電荷吸収部（１０７）を構成するｎ++型半導体領域３０
９と、素子分離部を構成するｐ+ 型半導体領域３１０が
形成されている。ここで、第２のｐ型ウェル層３０３
は、不要電荷排出部の一端にドレイン部として設けられ
ているｎ++型半導体領域３０９からｎ--型半導体基板３
０１へのパンチスルーを防止するパンチスルー防止層を
兼ねている。半導体基板上には、絶縁膜３１３を介して
第１層の多結晶シリコン３１１（第１の水平電荷転送電
極２０７）と、第２層の多結晶シリコン３１２（第２の
水平電荷転送電極２０８）が形成されている。ここで、
不要電荷排出部を構成するｎ+ 型半導体領域３０８に
は、ｎ++型半導体領域３０９を介して定電圧ＶD が印加
されている。
図と電位ポテンシャル図であって、同図に示されるよう
に、ｎ--型半導体基板３０１上には、不要電荷排出部を
構成する第２のｐ型ウェル層３０３が形成されており、
この第２のｐ型ウェル層３０３の表面領域内には、不要
電荷排出部を構成するｎ+ 型半導体領域３０８と、不要
電荷吸収部（１０７）を構成するｎ++型半導体領域３０
９と、素子分離部を構成するｐ+ 型半導体領域３１０が
形成されている。ここで、第２のｐ型ウェル層３０３
は、不要電荷排出部の一端にドレイン部として設けられ
ているｎ++型半導体領域３０９からｎ--型半導体基板３
０１へのパンチスルーを防止するパンチスルー防止層を
兼ねている。半導体基板上には、絶縁膜３１３を介して
第１層の多結晶シリコン３１１（第１の水平電荷転送電
極２０７）と、第２層の多結晶シリコン３１２（第２の
水平電荷転送電極２０８）が形成されている。ここで、
不要電荷排出部を構成するｎ+ 型半導体領域３０８に
は、ｎ++型半導体領域３０９を介して定電圧ＶD が印加
されている。
【０００９】次に、このような構造を有する従来の固体
撮像素子の動作について説明する。まず、光電変換部１
０１に存在する不要電荷を除去する。これは、光電変換
部を構成するｎ型半導体領域（図示せず）直下に濃度の
薄いｐ- 型半導体領域（図示せず）を形成しｎ--型半導
体基板３０１に、通常２５Ｖ程度の大きな逆バイアス電
圧を印加することにより、ｎ型半導体領域自体を空乏化
させ信号電荷をすべてｎ--型半導体基板３０１に引き抜
くことによって行う。上記動作と共に、垂直電荷転送部
１０２に存在する不要電荷は、例えば４相のクロックパ
ルスによって、一斉に水平電荷転送部１０３に向けて転
送される。このとき水平電荷転送電極２０７、２０８に
は、図２４に示されるように、φＨ1にハイレベル電圧
ＶＨが、φＨ2 にローレベル電圧ＶＬが印加されてお
り、水平電荷転送部１０３で蓄積できない過剰電荷は、
電位障壁部の電位ポテンシャルψＢを越えて、隣接して
設置された不要電荷排出部１０７のｎ+ 型半導体領域３
０８へ掃き出され、ｎ++型半導体領域３０９を介して吸
収除去される。ここで、電位障壁部の電位ポテンシャル
ψＢは、水平電荷転送部へ転送されてきた電荷が垂直電
荷転送部１０２に逆戻りすることがないように、垂直水
平接続部に形成される電位ポテンシャルψＶＨより深く
なるようになされている。
撮像素子の動作について説明する。まず、光電変換部１
０１に存在する不要電荷を除去する。これは、光電変換
部を構成するｎ型半導体領域（図示せず）直下に濃度の
薄いｐ- 型半導体領域（図示せず）を形成しｎ--型半導
体基板３０１に、通常２５Ｖ程度の大きな逆バイアス電
圧を印加することにより、ｎ型半導体領域自体を空乏化
させ信号電荷をすべてｎ--型半導体基板３０１に引き抜
くことによって行う。上記動作と共に、垂直電荷転送部
１０２に存在する不要電荷は、例えば４相のクロックパ
ルスによって、一斉に水平電荷転送部１０３に向けて転
送される。このとき水平電荷転送電極２０７、２０８に
は、図２４に示されるように、φＨ1にハイレベル電圧
ＶＨが、φＨ2 にローレベル電圧ＶＬが印加されてお
り、水平電荷転送部１０３で蓄積できない過剰電荷は、
電位障壁部の電位ポテンシャルψＢを越えて、隣接して
設置された不要電荷排出部１０７のｎ+ 型半導体領域３
０８へ掃き出され、ｎ++型半導体領域３０９を介して吸
収除去される。ここで、電位障壁部の電位ポテンシャル
ψＢは、水平電荷転送部へ転送されてきた電荷が垂直電
荷転送部１０２に逆戻りすることがないように、垂直水
平接続部に形成される電位ポテンシャルψＶＨより深く
なるようになされている。
【００１０】その後、水平電荷転送部１０３に残留した
不要電荷は、図２４に示される２相のクロックパルスに
より、水平電荷転送部の通常の高速動作で、水平電荷転
送部１０３端に設けられたリセットドレインのｎ++型半
導体領域３０９に吸収除去される。続いて、所定の時間
に入射した光量により光電変換部１０１に蓄積された信
号電荷が対応する垂直電荷転送部１０２へと読み出さ
れ、各垂直電荷転送部１０２中を水平電荷転送部１０３
へ向けて垂直方向に転送される。そして、水平の１ライ
ン毎に水平電荷転送部１０３へ送られ、水平電荷転送部
１０３中を水平方向に転送され出力回路部１０４を介し
て出力される。
不要電荷は、図２４に示される２相のクロックパルスに
より、水平電荷転送部の通常の高速動作で、水平電荷転
送部１０３端に設けられたリセットドレインのｎ++型半
導体領域３０９に吸収除去される。続いて、所定の時間
に入射した光量により光電変換部１０１に蓄積された信
号電荷が対応する垂直電荷転送部１０２へと読み出さ
れ、各垂直電荷転送部１０２中を水平電荷転送部１０３
へ向けて垂直方向に転送される。そして、水平の１ライ
ン毎に水平電荷転送部１０３へ送られ、水平電荷転送部
１０３中を水平方向に転送され出力回路部１０４を介し
て出力される。
【００１１】
【発明が解決しようとする課題】微細化され高画素化さ
れた固体撮像素子では、垂直電荷転送部１０２では十分
な転送電荷量を確保することができ、また水平電荷転送
部１０３では高速転送動作を可能ならしめるために、そ
れぞれの転送部でのｐ型ウェル層とｎ型半導体領域との
不純物濃度を最適に設定する必要があり、さらに不要電
荷排出部１０６では、急速な不要電荷の排除を可能なら
しめるために、不要電荷排出部を構成するｎ+ 型半導体
領域３０８を非空乏状態に維持しておく必要がある。而
して、上述した従来の固体撮像素子では、上記の要請を
満たすために、それぞれの領域を別個の拡散工程にて形
成していたため、例えば図２１の断面での素子を形成す
るには５回の不純物ドープ工程を経る必要があったた
め、不要電荷の急速排除が可能な従来の固体撮像素子で
は、多くの製造工数がかかるため製品が高価になるとい
う欠点があった。
れた固体撮像素子では、垂直電荷転送部１０２では十分
な転送電荷量を確保することができ、また水平電荷転送
部１０３では高速転送動作を可能ならしめるために、そ
れぞれの転送部でのｐ型ウェル層とｎ型半導体領域との
不純物濃度を最適に設定する必要があり、さらに不要電
荷排出部１０６では、急速な不要電荷の排除を可能なら
しめるために、不要電荷排出部を構成するｎ+ 型半導体
領域３０８を非空乏状態に維持しておく必要がある。而
して、上述した従来の固体撮像素子では、上記の要請を
満たすために、それぞれの領域を別個の拡散工程にて形
成していたため、例えば図２１の断面での素子を形成す
るには５回の不純物ドープ工程を経る必要があったた
め、不要電荷の急速排除が可能な従来の固体撮像素子で
は、多くの製造工数がかかるため製品が高価になるとい
う欠点があった。
【００１２】また、比較的高不純物濃度の不要電荷排出
部１０６を構成するｎ+ 型半導体領域３０８を水平電荷
転送部に隣接させて水平電荷転送電極下に形成するた
め、後工程の水平電荷転送電極下のゲート絶縁膜を形成
する際に、ｎ+ 型半導体領域からの不純物の外方拡散に
より、水平電荷転送部のチャンネル領域となるｎ型半導
体領域、あるいは電位障壁部に異常拡散層が形成され、
電位ポテンシャルの変動が生じるという欠点もあった。
部１０６を構成するｎ+ 型半導体領域３０８を水平電荷
転送部に隣接させて水平電荷転送電極下に形成するた
め、後工程の水平電荷転送電極下のゲート絶縁膜を形成
する際に、ｎ+ 型半導体領域からの不純物の外方拡散に
より、水平電荷転送部のチャンネル領域となるｎ型半導
体領域、あるいは電位障壁部に異常拡散層が形成され、
電位ポテンシャルの変動が生じるという欠点もあった。
【００１３】したがって、本発明の解決すべき課題は、
第１に、高速に不要電荷を排除することのできる固体撮
像素子をより少ない製造工程により製造しうるようにす
ることであり、第２に、水平電荷転送部に併設された不
要電荷排出部からの不純物の外方拡散を抑制して水平電
荷転送部や電位障壁部の電位変動の発生を防止できるよ
うにすることである。
第１に、高速に不要電荷を排除することのできる固体撮
像素子をより少ない製造工程により製造しうるようにす
ることであり、第２に、水平電荷転送部に併設された不
要電荷排出部からの不純物の外方拡散を抑制して水平電
荷転送部や電位障壁部の電位変動の発生を防止できるよ
うにすることである。
【００１４】
【課題を解決するための手段】上述した本発明の課題
は、光電変換部と、垂直電荷転送部と、水平電荷転送部
と、水平電荷転送部に並行に配置された不要電荷排出部
とを有する固体撮像素子において、少なくとも垂直電荷
転送部を構成するｎ型半導体領域と不要電荷排出部を構
成するｎ型半導体領域とを同一不純物ドーピング工程に
より形成するようにすることにより、解決することがで
きる。
は、光電変換部と、垂直電荷転送部と、水平電荷転送部
と、水平電荷転送部に並行に配置された不要電荷排出部
とを有する固体撮像素子において、少なくとも垂直電荷
転送部を構成するｎ型半導体領域と不要電荷排出部を構
成するｎ型半導体領域とを同一不純物ドーピング工程に
より形成するようにすることにより、解決することがで
きる。
【００１５】
【発明の実施の形態】本発明による固体撮像素子は、第
１導電型半導体基板の一主表面のに形成された２次元的
に複数個配置された光電変換部と、前記光電変換部に隣
接して配置され、第１の第１導電型半導体領域と第１の
第２導電型ウェル層を有する複数個の垂直電荷転送部
と、前記垂直電荷転送部の一端に隣接して配置され、第
２の第１導電型半導体領域と第２の第２導電型ウェル層
を有する水平電荷転送部と、前記水平電荷転送部に隣接
して、前記垂直電荷転送部と反対側に配置され、第３の
第１導電型半導体領域と第３の第２導電型ウェル層を有
し、前記垂直電荷転送部から転送されてくる不要電荷を
排出する不要電荷排出部と、前記水平電荷転送部と不要
電荷排出部間に設けられた電位障壁部と、を有するもの
であって、 前記第１の第１導電型半導体領域と前記第３の第１
導電型半導体領域とが同一不純物拡散工程により形成さ
れ、かつ、前記第２の第２導電型ウェル層と前記第３の
第２導電型ウェル層とが同一不純物拡散工程により形成
されている、か、あるいは、 前記第１、第２および第３の第１導電型半導体領域
が同一不純物拡散工程により形成され、かつ、前記第２
の第２導電型ウェル層は前記第１の第２導電型ウェル層
を形成するための不純物拡散工程と前記第３の第２導電
型ウェルを形成するための不純物拡散工程の際に同時に
不純物がドープされて形成されていることを特徴とする
ものである。
１導電型半導体基板の一主表面のに形成された２次元的
に複数個配置された光電変換部と、前記光電変換部に隣
接して配置され、第１の第１導電型半導体領域と第１の
第２導電型ウェル層を有する複数個の垂直電荷転送部
と、前記垂直電荷転送部の一端に隣接して配置され、第
２の第１導電型半導体領域と第２の第２導電型ウェル層
を有する水平電荷転送部と、前記水平電荷転送部に隣接
して、前記垂直電荷転送部と反対側に配置され、第３の
第１導電型半導体領域と第３の第２導電型ウェル層を有
し、前記垂直電荷転送部から転送されてくる不要電荷を
排出する不要電荷排出部と、前記水平電荷転送部と不要
電荷排出部間に設けられた電位障壁部と、を有するもの
であって、 前記第１の第１導電型半導体領域と前記第３の第１
導電型半導体領域とが同一不純物拡散工程により形成さ
れ、かつ、前記第２の第２導電型ウェル層と前記第３の
第２導電型ウェル層とが同一不純物拡散工程により形成
されている、か、あるいは、 前記第１、第２および第３の第１導電型半導体領域
が同一不純物拡散工程により形成され、かつ、前記第２
の第２導電型ウェル層は前記第１の第２導電型ウェル層
を形成するための不純物拡散工程と前記第３の第２導電
型ウェルを形成するための不純物拡散工程の際に同時に
不純物がドープされて形成されていることを特徴とする
ものである。
【００１６】また、前記不要電荷排出部を構成する第３
の第１導電型半導体領域が、電位障壁部から後退して形
成され、後退したことにより生じた領域は第２の第１導
電型半導体領域と第２の第２導電型ウェハ層を有するよ
うにすることができる。また、本発明の固体撮像素子に
おいては、前記垂直電荷転送部、一端に配置された拡散
層に一定電位が印加された水平電荷転送部および電位障
壁部のチャンネル領域を空乏化状態とし、一端もしくは
両端に配置された拡散層に印加される電位により前記不
要電荷排出部のチャンネル領域は非空乏化状態に維持す
ることが可能であるように構成される。あるいは、全て
の水平電荷転送電極にハイ電圧を印加した場合に、前記
垂直電荷転送部、一端に配置された拡散層に一定電位の
印加された前記水平電荷転送部および電位障壁部のチャ
ンネル領域は空乏化状態とし、一端もしくは両端に配置
された拡散層に印加される電位により、不要電荷排出部
のチャンネル領域は非空乏化状態に維持することが可能
であるように構成される。
の第１導電型半導体領域が、電位障壁部から後退して形
成され、後退したことにより生じた領域は第２の第１導
電型半導体領域と第２の第２導電型ウェハ層を有するよ
うにすることができる。また、本発明の固体撮像素子に
おいては、前記垂直電荷転送部、一端に配置された拡散
層に一定電位が印加された水平電荷転送部および電位障
壁部のチャンネル領域を空乏化状態とし、一端もしくは
両端に配置された拡散層に印加される電位により前記不
要電荷排出部のチャンネル領域は非空乏化状態に維持す
ることが可能であるように構成される。あるいは、全て
の水平電荷転送電極にハイ電圧を印加した場合に、前記
垂直電荷転送部、一端に配置された拡散層に一定電位の
印加された前記水平電荷転送部および電位障壁部のチャ
ンネル領域は空乏化状態とし、一端もしくは両端に配置
された拡散層に印加される電位により、不要電荷排出部
のチャンネル領域は非空乏化状態に維持することが可能
であるように構成される。
【００１７】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１は、本発明による水平電荷転送部に隣接して
電荷排出部を有する固体撮像素子の概略構成図である。
同図において、１０１は、入射光を電気信号に変換する
光電変換部、１０２は、光電変換部１０１にて生成され
た信号電荷を読み出してこれを垂直方向に転送する垂直
電荷転送部、１０３は、垂直電荷転送部１０２から１水
平ライン分ずつの信号電荷の転送を受けこれを水平方向
に転送する水平電荷転送部、１０４は、水平電荷転送部
１０３より転送されてきた信号電荷を電圧信号に変換す
る出力回路部、１０５は電位障壁部、１０６は、電位障
壁部１０５を越えて水平電荷転送部１０３から溢れ出た
電荷を排除する不要電荷排出部、１０７は、不要電荷排
出部１０６の一端に設けられた、電源電圧ＶD に接続さ
れているｎ++型半導体領域により構成された不要電荷吸
収部である。
する。図１は、本発明による水平電荷転送部に隣接して
電荷排出部を有する固体撮像素子の概略構成図である。
同図において、１０１は、入射光を電気信号に変換する
光電変換部、１０２は、光電変換部１０１にて生成され
た信号電荷を読み出してこれを垂直方向に転送する垂直
電荷転送部、１０３は、垂直電荷転送部１０２から１水
平ライン分ずつの信号電荷の転送を受けこれを水平方向
に転送する水平電荷転送部、１０４は、水平電荷転送部
１０３より転送されてきた信号電荷を電圧信号に変換す
る出力回路部、１０５は電位障壁部、１０６は、電位障
壁部１０５を越えて水平電荷転送部１０３から溢れ出た
電荷を排除する不要電荷排出部、１０７は、不要電荷排
出部１０６の一端に設けられた、電源電圧ＶD に接続さ
れているｎ++型半導体領域により構成された不要電荷吸
収部である。
【００１８】図２は、本発明の第１の実施例の平面図で
あって、図１の点線で囲んだ領域を示したものである。
図２において、２０１は垂直電荷転送チャンネル、２０
２は、電荷蓄積領域２０３と電荷障壁領域２０４を有す
る水平電荷転送チャンネル、２０５は、狭チャンネル効
果によって電位ポテンシャルが浅くなされた電荷障壁
部、２０６は、電位障壁部２０５を越えて水平電荷転送
チャンネル２０２から溢れ出た不要電荷を除去する不要
電荷排出部、２０７は、第１層の多結晶シリコンからな
る第１の水平電荷転送電極、２０８は、第２層の多結晶
シリコンからなる第２の水平電荷転送電極、２０９は、
第２層の多結晶シリコンからなる最終の垂直電荷転送電
極である。
あって、図１の点線で囲んだ領域を示したものである。
図２において、２０１は垂直電荷転送チャンネル、２０
２は、電荷蓄積領域２０３と電荷障壁領域２０４を有す
る水平電荷転送チャンネル、２０５は、狭チャンネル効
果によって電位ポテンシャルが浅くなされた電荷障壁
部、２０６は、電位障壁部２０５を越えて水平電荷転送
チャンネル２０２から溢れ出た不要電荷を除去する不要
電荷排出部、２０７は、第１層の多結晶シリコンからな
る第１の水平電荷転送電極、２０８は、第２層の多結晶
シリコンからなる第２の水平電荷転送電極、２０９は、
第２層の多結晶シリコンからなる最終の垂直電荷転送電
極である。
【００１９】図３は、本発明の第１の実施例を示す、図
１および図２のＡ−Ａ′断面での断面図と電位ポテンシ
ャル図である。図３において、３０１は不純物濃度が
２．５×１０14ｃｍ-3程度のｎ--型半導体基板、３０２
は、垂直電荷転送部を構成する不純物濃度が１．０×１
０16ｃｍ-3程度の第１のｐ型ウェル層、３０３は、水平
電荷転送部および電位障壁部並びに不要電荷排出部を構
成する不純物濃度が２．５×１０15ｃｍ-3程度の第２の
ｐ型ウェル層、３０４は、垂直電荷転送部の埋め込みチ
ャンネルと、不要電荷排出部を構成する不純物濃度が
２．５×１０17ｃｍ -3程度の第１のｎ型半導体領域、３
０５は、水平電荷転送部および電位障壁部の埋め込みチ
ャンネルを構成する不純物濃度が１．０×１０17ｃｍ-3
程度の第２のｎ型半導体領域、３１０は、素子分離部を
構成する不純物濃度が１．０×１０18ｃｍ-3程度のｐ+
型半導体領域、３１１は、第１の水平電荷転送電極２０
７を構成する第１層の多結晶シリコン、３１２は、最終
の垂直電荷転送電極２０９を構成する第２層の多結晶シ
リコンである。ここで、不要電荷排出部を構成する第１
のｎ型半導体領域３０４には、不要電荷吸収部１０７で
あるｎ++型半導体領域３０９（図５参照）を介して定電
圧ＶD が印加されている。
１および図２のＡ−Ａ′断面での断面図と電位ポテンシ
ャル図である。図３において、３０１は不純物濃度が
２．５×１０14ｃｍ-3程度のｎ--型半導体基板、３０２
は、垂直電荷転送部を構成する不純物濃度が１．０×１
０16ｃｍ-3程度の第１のｐ型ウェル層、３０３は、水平
電荷転送部および電位障壁部並びに不要電荷排出部を構
成する不純物濃度が２．５×１０15ｃｍ-3程度の第２の
ｐ型ウェル層、３０４は、垂直電荷転送部の埋め込みチ
ャンネルと、不要電荷排出部を構成する不純物濃度が
２．５×１０17ｃｍ -3程度の第１のｎ型半導体領域、３
０５は、水平電荷転送部および電位障壁部の埋め込みチ
ャンネルを構成する不純物濃度が１．０×１０17ｃｍ-3
程度の第２のｎ型半導体領域、３１０は、素子分離部を
構成する不純物濃度が１．０×１０18ｃｍ-3程度のｐ+
型半導体領域、３１１は、第１の水平電荷転送電極２０
７を構成する第１層の多結晶シリコン、３１２は、最終
の垂直電荷転送電極２０９を構成する第２層の多結晶シ
リコンである。ここで、不要電荷排出部を構成する第１
のｎ型半導体領域３０４には、不要電荷吸収部１０７で
あるｎ++型半導体領域３０９（図５参照）を介して定電
圧ＶD が印加されている。
【００２０】図４は、本発明の第１の実施例を示す、図
１のＢ−Ｂ′断面での断面図と電位ポテンシャル図であ
るが、図２２に示した従来の固体撮像素子と同様に構成
されているため、その詳細な説明は省略する。図５は、
本発明の第１の実施例を示す、図１のＣ−Ｃ′断面での
断面図と電位ポテンシャル図である。図５に示されるよ
うに、ｎ--型半導体基板３０１上には、不要電荷排出部
を構成する第２のｐ型ウェル層３０３と第１のｎ型半導
体領域３０４が形成されており、この第１のｎ型半導体
領域３０４の一端には電源電圧ＶD に接続された不要電
荷吸収部を構成するｎ++型半導体領域３０９が形成され
ている。ここで、第２のｐ型ウェル層３０３は、ｎ++型
半導体領域３０９からｎ --型半導体基板３０１へのパン
チスルーを防止する機能を果たしている。これらの第１
のｎ型半導体領域３０４とｎ++型半導体領域３０９は、
素子分離部を構成するｐ+ 型半導体領域３１０に囲まれ
た領域内に形成されている。半導体基板上には、水平電
荷転送部の電荷転送電極を構成する第１層の多結晶シリ
コン３１１と第２層の多結晶シリコン３１２が絶縁膜３
１３に囲まれて形成されている。
１のＢ−Ｂ′断面での断面図と電位ポテンシャル図であ
るが、図２２に示した従来の固体撮像素子と同様に構成
されているため、その詳細な説明は省略する。図５は、
本発明の第１の実施例を示す、図１のＣ−Ｃ′断面での
断面図と電位ポテンシャル図である。図５に示されるよ
うに、ｎ--型半導体基板３０１上には、不要電荷排出部
を構成する第２のｐ型ウェル層３０３と第１のｎ型半導
体領域３０４が形成されており、この第１のｎ型半導体
領域３０４の一端には電源電圧ＶD に接続された不要電
荷吸収部を構成するｎ++型半導体領域３０９が形成され
ている。ここで、第２のｐ型ウェル層３０３は、ｎ++型
半導体領域３０９からｎ --型半導体基板３０１へのパン
チスルーを防止する機能を果たしている。これらの第１
のｎ型半導体領域３０４とｎ++型半導体領域３０９は、
素子分離部を構成するｐ+ 型半導体領域３１０に囲まれ
た領域内に形成されている。半導体基板上には、水平電
荷転送部の電荷転送電極を構成する第１層の多結晶シリ
コン３１１と第２層の多結晶シリコン３１２が絶縁膜３
１３に囲まれて形成されている。
【００２１】図６は、本発明の第１の実施例の固体撮像
素子の主要な製造工程を示す、図１、図２のＡ−Ａ′断
面での工程順断面図である。ｎ--型半導体基板３０１上
に薄い絶縁膜（例えばシリコン酸化膜）３１３ａを形成
し、フォトリソグラフィ法を用いて形成したフォトレジ
スト膜３１４ａをマスクにｐ型の不純物（例えばボロ
ン）をイオン注入することにより、あるいはイオン注入
と熱拡散により、第２のｐ型ウェル層３０３を形成する
［図６（ａ）］。更に、フォトリソグラフィ法を用いて
形成したフォトレジスト膜３１４ｂをマスクにｐ型の不
純物（例えばボロン）をイオン注入することにより、あ
るいはイオン注入と熱拡散により、第１のｐ型ウェル層
３０２を形成する［図６（ｂ）］。上記の実施例では、
第１、第２のｐ型ウェル層を別々のイオン注入工程によ
り形成していたが、第１回目のイオン注入で第１、第２
のｐ型ウェル層の形成領域にボロンをイオン注入に、第
２回目のイオン注入の際に第１のｐ型ウェル層の形成領
域のみにイオン注入を行うようにしてもよい。続いて、
イオン注入法および周知のＬＯＣＯＳ法を用いて素子分
離部のｐ+ 型半導体領域３１０および厚い絶縁膜（例え
ばシリコン酸化膜）３１３ｂを形成する［図６
（ｃ）］。
素子の主要な製造工程を示す、図１、図２のＡ−Ａ′断
面での工程順断面図である。ｎ--型半導体基板３０１上
に薄い絶縁膜（例えばシリコン酸化膜）３１３ａを形成
し、フォトリソグラフィ法を用いて形成したフォトレジ
スト膜３１４ａをマスクにｐ型の不純物（例えばボロ
ン）をイオン注入することにより、あるいはイオン注入
と熱拡散により、第２のｐ型ウェル層３０３を形成する
［図６（ａ）］。更に、フォトリソグラフィ法を用いて
形成したフォトレジスト膜３１４ｂをマスクにｐ型の不
純物（例えばボロン）をイオン注入することにより、あ
るいはイオン注入と熱拡散により、第１のｐ型ウェル層
３０２を形成する［図６（ｂ）］。上記の実施例では、
第１、第２のｐ型ウェル層を別々のイオン注入工程によ
り形成していたが、第１回目のイオン注入で第１、第２
のｐ型ウェル層の形成領域にボロンをイオン注入に、第
２回目のイオン注入の際に第１のｐ型ウェル層の形成領
域のみにイオン注入を行うようにしてもよい。続いて、
イオン注入法および周知のＬＯＣＯＳ法を用いて素子分
離部のｐ+ 型半導体領域３１０および厚い絶縁膜（例え
ばシリコン酸化膜）３１３ｂを形成する［図６
（ｃ）］。
【００２２】次に、厚い絶縁膜３１３ｂをマスクにｎ型
の不純物（例えばリン）をイオン注入して、第２のｎ型
半導体領域３０５を形成する［図６（ｄ）］。続いて、
フォトリソグラフィ法を用いて形成したフォトレジスト
膜３１４ｃと厚い絶縁膜３１３ｂをマスクにｎ型の不純
物（例えばリン）をイオン注入して第１のｎ型半導体領
域３０４を形成する。ここで、第１のｎ型半導体領域３
０４は、２回のｎ型不純物のイオン注入にて形成される
ことになる。ここでは、第１のｎ型半導体領域３０４と
第２のｎ型半導体領域３０５は、同一の接合深さの例を
示したが、第１のｎ型半導体領域３０４と第２のｎ型半
導体領域３０５とを接合深さの異なる２つのｎ型半導体
領域として形成してもよい［図６（ｅ）］。続いて、前
記絶縁膜３１３ａを除去した後、絶縁膜（例えばシリコ
ン酸化膜）３１３ｃを介して第１層の多結晶シリコン３
１１からなる垂直電荷転送部および水平電荷転送部の電
荷転送電極を、更に、絶縁膜（例えばシリコン酸化膜）
３１３ｄを介して第２層の多結晶シリコン３１２からな
る垂直電荷転送部および水平電荷転送部の電荷転送電極
を形成する［図６（ｆ）］。その後、前記第１および第
２の導電性電極上に熱酸化、ＣＶＤ法等を用いて層間絶
縁膜３１３ｅを形成し、金属膜による配線を施すことの
より、本発明の第１の実施例の固体撮像素子が得られ
る。
の不純物（例えばリン）をイオン注入して、第２のｎ型
半導体領域３０５を形成する［図６（ｄ）］。続いて、
フォトリソグラフィ法を用いて形成したフォトレジスト
膜３１４ｃと厚い絶縁膜３１３ｂをマスクにｎ型の不純
物（例えばリン）をイオン注入して第１のｎ型半導体領
域３０４を形成する。ここで、第１のｎ型半導体領域３
０４は、２回のｎ型不純物のイオン注入にて形成される
ことになる。ここでは、第１のｎ型半導体領域３０４と
第２のｎ型半導体領域３０５は、同一の接合深さの例を
示したが、第１のｎ型半導体領域３０４と第２のｎ型半
導体領域３０５とを接合深さの異なる２つのｎ型半導体
領域として形成してもよい［図６（ｅ）］。続いて、前
記絶縁膜３１３ａを除去した後、絶縁膜（例えばシリコ
ン酸化膜）３１３ｃを介して第１層の多結晶シリコン３
１１からなる垂直電荷転送部および水平電荷転送部の電
荷転送電極を、更に、絶縁膜（例えばシリコン酸化膜）
３１３ｄを介して第２層の多結晶シリコン３１２からな
る垂直電荷転送部および水平電荷転送部の電荷転送電極
を形成する［図６（ｆ）］。その後、前記第１および第
２の導電性電極上に熱酸化、ＣＶＤ法等を用いて層間絶
縁膜３１３ｅを形成し、金属膜による配線を施すことの
より、本発明の第１の実施例の固体撮像素子が得られ
る。
【００２３】上述したような本発明の第１の実施例の固
体撮像素子の特徴は、第１のｎ型半導体領域３０４と第
２のｐ型ウェル層３０３で不要電荷排出部２０６が構成
されており、図３に示したＶＨ電位が印加されている電
荷転送電極下に形成される水平電荷転送部の電位ポテン
シャルψＨHSより深く、図５に示したＶＬ電位が印加さ
れている電荷転送電極下に形成される不要電荷排出部の
最も浅い電位ポテンシャルψＯL より浅い範囲で電圧Ｖ
D を設定することにより、不要電荷排出部は非空乏化状
態となり、水平電荷転送部の電荷転送チャンネル領域は
空乏化状態となるため、図１９〜図２３に示した従来の
固体撮像素子と同様の動作を行わせることができる。し
かし、本発明の第１の実施例の固体撮像素子は、不要電
荷排出部を水平電荷転送部を構成する第２のｐ型ウェル
層３０３と垂直電荷転送部を構成する第１のｎ型半導体
領域３０４にて構成しているため、従来の固体撮像素子
の製造工程数に比べて製造工程数が低減されている。こ
こで、不要電荷排出部の電位ポテンシャルψＯL と電圧
ＶD の差△ψは０．５Ｖ以上あることが望ましい。ま
た、不要電荷排出部の幅Ｗは、狭チャンネル効果の生じ
ない６μｍ以上が望ましい。
体撮像素子の特徴は、第１のｎ型半導体領域３０４と第
２のｐ型ウェル層３０３で不要電荷排出部２０６が構成
されており、図３に示したＶＨ電位が印加されている電
荷転送電極下に形成される水平電荷転送部の電位ポテン
シャルψＨHSより深く、図５に示したＶＬ電位が印加さ
れている電荷転送電極下に形成される不要電荷排出部の
最も浅い電位ポテンシャルψＯL より浅い範囲で電圧Ｖ
D を設定することにより、不要電荷排出部は非空乏化状
態となり、水平電荷転送部の電荷転送チャンネル領域は
空乏化状態となるため、図１９〜図２３に示した従来の
固体撮像素子と同様の動作を行わせることができる。し
かし、本発明の第１の実施例の固体撮像素子は、不要電
荷排出部を水平電荷転送部を構成する第２のｐ型ウェル
層３０３と垂直電荷転送部を構成する第１のｎ型半導体
領域３０４にて構成しているため、従来の固体撮像素子
の製造工程数に比べて製造工程数が低減されている。こ
こで、不要電荷排出部の電位ポテンシャルψＯL と電圧
ＶD の差△ψは０．５Ｖ以上あることが望ましい。ま
た、不要電荷排出部の幅Ｗは、狭チャンネル効果の生じ
ない６μｍ以上が望ましい。
【００２４】図７は、本発明の第２の実施例を平面図で
あって、図１の点線で囲んだ領域を示したものである。
また、図８は、本発明の第２の実施例を示す、図１およ
び図７のＡ−Ａ′断面での断面図と電位ポテンシャル図
である。この第２の実施例は、先の第１の実施例に対し
て改良を加えたものである。図７、図８において、図
２、図３に示す第１の実施例の部分と同等の部分には同
一の参照番号が付せられているので、重複する説明は省
略するが、この第２の実施例の特徴的な点は、図７、図
８に示すように、不要電荷排出部２０６を構成する第１
のｎ型半導体領域３０４が、電位障壁部２０５と距離Ｌ
だけオフセットして形成されており、オフセットした残
りの領域には第２のｎ型半導体領域３０５が形成されて
いる点である。このため、本発明の第２の実施例の固体
撮像素子では、不要電荷排出部２０６を構成する第１の
ｎ型半導体領域３０４の位置合わせずれ等の加工ばらつ
きにより、紙面左側にずれた場合に於いても電位障壁部
２０５と第１のｎ型半導体領域３０４が重なり合うこと
なく、電位障壁部２０５の電位ポテンシャルを安定化さ
せることができる。この場合に、距離Ｌは１μｍ以上あ
ることが望ましい。
あって、図１の点線で囲んだ領域を示したものである。
また、図８は、本発明の第２の実施例を示す、図１およ
び図７のＡ−Ａ′断面での断面図と電位ポテンシャル図
である。この第２の実施例は、先の第１の実施例に対し
て改良を加えたものである。図７、図８において、図
２、図３に示す第１の実施例の部分と同等の部分には同
一の参照番号が付せられているので、重複する説明は省
略するが、この第２の実施例の特徴的な点は、図７、図
８に示すように、不要電荷排出部２０６を構成する第１
のｎ型半導体領域３０４が、電位障壁部２０５と距離Ｌ
だけオフセットして形成されており、オフセットした残
りの領域には第２のｎ型半導体領域３０５が形成されて
いる点である。このため、本発明の第２の実施例の固体
撮像素子では、不要電荷排出部２０６を構成する第１の
ｎ型半導体領域３０４の位置合わせずれ等の加工ばらつ
きにより、紙面左側にずれた場合に於いても電位障壁部
２０５と第１のｎ型半導体領域３０４が重なり合うこと
なく、電位障壁部２０５の電位ポテンシャルを安定化さ
せることができる。この場合に、距離Ｌは１μｍ以上あ
ることが望ましい。
【００２５】図９は、本発明の第３の実施例を示す、図
１のＣ−Ｃ′断面での断面図と電位ポテンシャル図であ
り、図１０は、本発明の第３の実施例の固体撮像素子の
水平電荷転送部に印加されるクロックパルスを示す図で
ある。この第３の実施例も、本発明の第１の実施例に改
良を加えたものである。第３の実施例では、垂直電荷転
送部１０２に存在する不要電荷を、水平電荷転送部１０
３に向けて転送するとき、水平電荷転送電極２０７、２
０８に印加されるクロックパルスφＨ1 、φＨ2 は、図
１０に示されるように、共にハイレベル電圧ＶＨに維持
される。このため、第３の実施例においては、本発明の
第１の実施例の固体撮像素子と同様の動作が可能な上
に、ＶＨ電位が印加されていることにより電荷転送電極
下に形成される不要電荷排出部の電位ポテンシャルと電
圧ＶD の差△ψ（ＶD −ψＯH ）が広がり、定電圧ＶD
の設定マージンを本発明の第１の実施例の場合より広げ
ることができる。
１のＣ−Ｃ′断面での断面図と電位ポテンシャル図であ
り、図１０は、本発明の第３の実施例の固体撮像素子の
水平電荷転送部に印加されるクロックパルスを示す図で
ある。この第３の実施例も、本発明の第１の実施例に改
良を加えたものである。第３の実施例では、垂直電荷転
送部１０２に存在する不要電荷を、水平電荷転送部１０
３に向けて転送するとき、水平電荷転送電極２０７、２
０８に印加されるクロックパルスφＨ1 、φＨ2 は、図
１０に示されるように、共にハイレベル電圧ＶＨに維持
される。このため、第３の実施例においては、本発明の
第１の実施例の固体撮像素子と同様の動作が可能な上
に、ＶＨ電位が印加されていることにより電荷転送電極
下に形成される不要電荷排出部の電位ポテンシャルと電
圧ＶD の差△ψ（ＶD −ψＯH ）が広がり、定電圧ＶD
の設定マージンを本発明の第１の実施例の場合より広げ
ることができる。
【００２６】図１１は、本発明の第４の実施例を示す平
面図であり、図１の点線で囲んだ領域を示したものであ
る。図１１において、２０１は垂直電荷転送チャンネ
ル、２０２は、電荷蓄積領域２０３と電荷障壁領域２０
４を有する水平電荷転送チャンネル、２０５は、狭チャ
ンネル効果によって電位ポテンシャルが浅くなされた電
荷障壁部、２０６は、電位障壁部２０５を越えて水平電
荷転送チャンネル２０２から溢れ出た不要電荷を除去す
る不要電荷排出部、２０７は、第１層の多結晶シリコン
からなる第１の水平電荷転送電極、２０８は、第２層の
多結晶シリコンからなる第２の水平電荷転送電極、２０
９は、第２層の多結晶シリコンからなる最終の垂直電荷
転送電極である。
面図であり、図１の点線で囲んだ領域を示したものであ
る。図１１において、２０１は垂直電荷転送チャンネ
ル、２０２は、電荷蓄積領域２０３と電荷障壁領域２０
４を有する水平電荷転送チャンネル、２０５は、狭チャ
ンネル効果によって電位ポテンシャルが浅くなされた電
荷障壁部、２０６は、電位障壁部２０５を越えて水平電
荷転送チャンネル２０２から溢れ出た不要電荷を除去す
る不要電荷排出部、２０７は、第１層の多結晶シリコン
からなる第１の水平電荷転送電極、２０８は、第２層の
多結晶シリコンからなる第２の水平電荷転送電極、２０
９は、第２層の多結晶シリコンからなる最終の垂直電荷
転送電極である。
【００２７】図１２は、本発明の第４の実施例を示す、
図１および図１１のＡ−Ａ′断面での断面図と電位ポテ
ンシャル図である。図１２において、３０１は不純物濃
度が２．０×１０14ｃｍ-3程度のｎ--型半導体基板、３
０２は、垂直電荷転送部、水平電荷転送部および電位障
壁部を構成する不純物濃度が１．０×１０16ｃｍ-3程度
の第１のｐ型ウェル層、３０３は、水平電荷転送部、電
位障壁部および不要電荷排出部を構成する不純物濃度が
２．５×１０15ｃｍ-3程度の第２のｐ型ウェル層、３０
６は、垂直電荷転送部、水平電荷転送部および電位障壁
部の埋め込みチャンネルと、不要電荷排出部を構成する
不純物濃度が２．５×１０17ｃｍ-3程度のｎ型半導体領
域、３１０は、素子分離部を構成する不純物濃度が１．
０×１０ 18ｃｍ-3程度のｐ+ 型半導体領域、３１１は、
第１の水平電荷転送電極２０７を構成する第１層の多結
晶シリコン、３１２は、最終の垂直電荷転送電極２０９
を構成する第２層の多結晶シリコンである。ここで、不
要電荷排出部を構成するｎ型半導体領域３０６には、不
要電荷吸収部１０７であるｎ++型半導体領域３０９（図
１４参照）を介して定電圧ＶD が印加されている。
図１および図１１のＡ−Ａ′断面での断面図と電位ポテ
ンシャル図である。図１２において、３０１は不純物濃
度が２．０×１０14ｃｍ-3程度のｎ--型半導体基板、３
０２は、垂直電荷転送部、水平電荷転送部および電位障
壁部を構成する不純物濃度が１．０×１０16ｃｍ-3程度
の第１のｐ型ウェル層、３０３は、水平電荷転送部、電
位障壁部および不要電荷排出部を構成する不純物濃度が
２．５×１０15ｃｍ-3程度の第２のｐ型ウェル層、３０
６は、垂直電荷転送部、水平電荷転送部および電位障壁
部の埋め込みチャンネルと、不要電荷排出部を構成する
不純物濃度が２．５×１０17ｃｍ-3程度のｎ型半導体領
域、３１０は、素子分離部を構成する不純物濃度が１．
０×１０ 18ｃｍ-3程度のｐ+ 型半導体領域、３１１は、
第１の水平電荷転送電極２０７を構成する第１層の多結
晶シリコン、３１２は、最終の垂直電荷転送電極２０９
を構成する第２層の多結晶シリコンである。ここで、不
要電荷排出部を構成するｎ型半導体領域３０６には、不
要電荷吸収部１０７であるｎ++型半導体領域３０９（図
１４参照）を介して定電圧ＶD が印加されている。
【００２８】図１３は、本発明の第４の実施例を示す、
図１のＢ−Ｂ′断面での断面図と電位ポテンシャルを示
す図である。図１３に示されるように、ｎ--型半導体基
板３０１上には、水平電荷転送部を構成する第１、第２
のｐウェル層３０２、３０３が重ねて設けられている。
これら第１、第２のｐ型ウェル層３０２、３０３上に
は、水平電荷転送部の埋め込みチャンネルを構成するｎ
型半導体領域３０６および不純物濃度が１．８×１０17
ｃｍ-3程度のｎ- 型半導体領域３０７と、浮遊拡散層部
およびリセットドレイン部を構成するｎ++型半導体領域
３０９と、素子分離部を構成するｐ+ 型半導体領域３１
０とが形成されている。基板上には、第１層の多結晶シ
リコン３１１、第２層の多結晶シリコン３１２からなる
水平電荷転送電極（第１の水平電荷転送電極２０７と第
２の水平電荷転送電極２０８）および出力ゲート、並び
に、リセットトランジスタのゲートが形成されている。
ここで、信号電荷のリセットドレインを構成するｎ++型
半導体領域３０９には、定電圧ＶD が印加されている。
図１のＢ−Ｂ′断面での断面図と電位ポテンシャルを示
す図である。図１３に示されるように、ｎ--型半導体基
板３０１上には、水平電荷転送部を構成する第１、第２
のｐウェル層３０２、３０３が重ねて設けられている。
これら第１、第２のｐ型ウェル層３０２、３０３上に
は、水平電荷転送部の埋め込みチャンネルを構成するｎ
型半導体領域３０６および不純物濃度が１．８×１０17
ｃｍ-3程度のｎ- 型半導体領域３０７と、浮遊拡散層部
およびリセットドレイン部を構成するｎ++型半導体領域
３０９と、素子分離部を構成するｐ+ 型半導体領域３１
０とが形成されている。基板上には、第１層の多結晶シ
リコン３１１、第２層の多結晶シリコン３１２からなる
水平電荷転送電極（第１の水平電荷転送電極２０７と第
２の水平電荷転送電極２０８）および出力ゲート、並び
に、リセットトランジスタのゲートが形成されている。
ここで、信号電荷のリセットドレインを構成するｎ++型
半導体領域３０９には、定電圧ＶD が印加されている。
【００２９】図１４は、本発明の第４の実施例を示す、
図１のＣ−Ｃ′断面での断面図と電位ポテンシャル図で
ある。図１４に示されるように、ｎ--型半導体基板３０
１上には、不要電荷排出部を構成する第２のｐ型ウェル
層３０３、ｎ型半導体領域３０６が形成されており、こ
のｎ型半導体領域３０６の一端に接して電源電圧ＶDに
接続された不要電荷吸収部を構成する、不純物濃度が
１．０×１０20ｃｍ-3程度のｎ++型半導体領域３０９が
形成されている。これらのｎ型半導体領域３０６とｎ++
型半導体領域３０９は、素子分離部を構成するｐ+ 型半
導体領域３１０に囲まれた領域内に形成されている。半
導体基板上には、水平電荷転送部の電荷転送電極を構成
する第１層の多結晶シリコン３１１と第２層の多結晶シ
リコン３１２が絶縁膜３１３に囲まれて形成されてい
る。
図１のＣ−Ｃ′断面での断面図と電位ポテンシャル図で
ある。図１４に示されるように、ｎ--型半導体基板３０
１上には、不要電荷排出部を構成する第２のｐ型ウェル
層３０３、ｎ型半導体領域３０６が形成されており、こ
のｎ型半導体領域３０６の一端に接して電源電圧ＶDに
接続された不要電荷吸収部を構成する、不純物濃度が
１．０×１０20ｃｍ-3程度のｎ++型半導体領域３０９が
形成されている。これらのｎ型半導体領域３０６とｎ++
型半導体領域３０９は、素子分離部を構成するｐ+ 型半
導体領域３１０に囲まれた領域内に形成されている。半
導体基板上には、水平電荷転送部の電荷転送電極を構成
する第１層の多結晶シリコン３１１と第２層の多結晶シ
リコン３１２が絶縁膜３１３に囲まれて形成されてい
る。
【００３０】図１５は、本発明の第４の実施例の固体撮
像素子の主要な製造工程を示す、図１、図１１のＡ−
Ａ′断面での工程順断面図である。ｎ--型半導体基板３
０１上に薄い絶縁膜（例えばシリコン酸化膜）３１３ａ
を形成し、フォトリソグラフィ法を用いて形成したフォ
トレジスト膜３１４ａをマスクにｐ型の不純物（例えば
ボロン）をイオン注入することにより、あるいはイオン
注入と熱拡散により、第２のｐ型ウェル層３０３を形成
する［図１５（ａ）］。続いて、フォトリソグラフィ法
を用いて形成したフォトレジスト膜３１４ｂをマスクに
ｐ型の不純物（例えばボロン）をイオン注入することに
より、あるいはイオン注入と熱拡散により、第１のｐ型
ウェル層３０２を形成する［図１５（ｂ）］。
像素子の主要な製造工程を示す、図１、図１１のＡ−
Ａ′断面での工程順断面図である。ｎ--型半導体基板３
０１上に薄い絶縁膜（例えばシリコン酸化膜）３１３ａ
を形成し、フォトリソグラフィ法を用いて形成したフォ
トレジスト膜３１４ａをマスクにｐ型の不純物（例えば
ボロン）をイオン注入することにより、あるいはイオン
注入と熱拡散により、第２のｐ型ウェル層３０３を形成
する［図１５（ａ）］。続いて、フォトリソグラフィ法
を用いて形成したフォトレジスト膜３１４ｂをマスクに
ｐ型の不純物（例えばボロン）をイオン注入することに
より、あるいはイオン注入と熱拡散により、第１のｐ型
ウェル層３０２を形成する［図１５（ｂ）］。
【００３１】続いて、イオン注入法および周知のＬＯＣ
ＯＳ法を用いて素子分離部のｐ+ 型半導体領域３１０お
よび厚い絶縁膜（例えばシリコン酸化膜）３１３ｂを形
成する［図１５（ｃ）］）。次に、厚い絶縁膜３１３ｂ
をマスクにｎ型の不純物（例えばリン）をイオン注入す
ることにより、ｎ型半導体領域３０６を形成する［図１
５（ｄ）］。続いて、前記絶縁膜３１３ａを除去した
後、新たに絶縁膜（例えばシリコン酸化膜）３１３ｃを
形成しこれを介して第１層の多結晶シリコン３１１から
なる垂直電荷転送部および水平電荷転送部の電荷転送電
極を形成し、続いて、絶縁膜（例えばシリコン酸化膜）
３１３ｄを形成しこれを介して第２層の多結晶シリコン
３１２からなる垂直電荷転送部および水平電荷転送部の
電荷転送電極を形成する［図１５（ｅ）］。
ＯＳ法を用いて素子分離部のｐ+ 型半導体領域３１０お
よび厚い絶縁膜（例えばシリコン酸化膜）３１３ｂを形
成する［図１５（ｃ）］）。次に、厚い絶縁膜３１３ｂ
をマスクにｎ型の不純物（例えばリン）をイオン注入す
ることにより、ｎ型半導体領域３０６を形成する［図１
５（ｄ）］。続いて、前記絶縁膜３１３ａを除去した
後、新たに絶縁膜（例えばシリコン酸化膜）３１３ｃを
形成しこれを介して第１層の多結晶シリコン３１１から
なる垂直電荷転送部および水平電荷転送部の電荷転送電
極を形成し、続いて、絶縁膜（例えばシリコン酸化膜）
３１３ｄを形成しこれを介して第２層の多結晶シリコン
３１２からなる垂直電荷転送部および水平電荷転送部の
電荷転送電極を形成する［図１５（ｅ）］。
【００３２】その後、前記第１および第２層の多結晶シ
リコン上に熱酸化、ＣＶＤ法等を用いて層間絶縁膜３１
３ｅを形成し、金属膜による配線を施すことにより、本
発明の第４の実施例の固体撮像素子が得られる。上述し
たような本発明の第４の実施例の固体撮像素子の特徴
は、ｎ型半導体領域３０６と第２のｐ型ウェル層３０３
とで不要電荷排出部２０６が構成されていることであ
る。この場合に、図１２に示したＶＨ電位が印加されて
いる電荷転送電極下に形成される水平電荷転送部の電位
ポテンシャルψＨHSより深く、図１４に示したＶＬ電位
が印加されている電荷転送電極下に形成される不要電荷
排出部の最も浅い電位ポテンシャルψＯL より浅い範囲
で電圧ＶD を設定することにより、不要電荷排出部は非
空乏化状態となり、水平電荷転送部の電荷転送チャンネ
ル領域は空乏化状態となるため、図１９〜図２３に示し
た従来の固体撮像素子と同様の動作を行わせることがで
きる。而して、本発明の第４の実施例の固体撮像素子で
は、不要電荷排出部を水平電荷転送部を形成するための
第２のｐ型ウェル層３０３と垂直電荷転送部および水平
電荷転送部を構成するｎ型半導体領域３０６にて構成し
ているため、先の第１の実施例の固体撮像素子の場合よ
りさらに製造工程数を低減することができる。本実施例
において、不要電荷排出部の電位ポテンシャルψＯL と
電圧ＶD の差△ψは０．５Ｖ以上あることが望ましい。
また、不要電荷排出部の幅Ｗは、狭チャンネル効果の生
じない６μｍ以上であることが望ましい。
リコン上に熱酸化、ＣＶＤ法等を用いて層間絶縁膜３１
３ｅを形成し、金属膜による配線を施すことにより、本
発明の第４の実施例の固体撮像素子が得られる。上述し
たような本発明の第４の実施例の固体撮像素子の特徴
は、ｎ型半導体領域３０６と第２のｐ型ウェル層３０３
とで不要電荷排出部２０６が構成されていることであ
る。この場合に、図１２に示したＶＨ電位が印加されて
いる電荷転送電極下に形成される水平電荷転送部の電位
ポテンシャルψＨHSより深く、図１４に示したＶＬ電位
が印加されている電荷転送電極下に形成される不要電荷
排出部の最も浅い電位ポテンシャルψＯL より浅い範囲
で電圧ＶD を設定することにより、不要電荷排出部は非
空乏化状態となり、水平電荷転送部の電荷転送チャンネ
ル領域は空乏化状態となるため、図１９〜図２３に示し
た従来の固体撮像素子と同様の動作を行わせることがで
きる。而して、本発明の第４の実施例の固体撮像素子で
は、不要電荷排出部を水平電荷転送部を形成するための
第２のｐ型ウェル層３０３と垂直電荷転送部および水平
電荷転送部を構成するｎ型半導体領域３０６にて構成し
ているため、先の第１の実施例の固体撮像素子の場合よ
りさらに製造工程数を低減することができる。本実施例
において、不要電荷排出部の電位ポテンシャルψＯL と
電圧ＶD の差△ψは０．５Ｖ以上あることが望ましい。
また、不要電荷排出部の幅Ｗは、狭チャンネル効果の生
じない６μｍ以上であることが望ましい。
【００３３】図１６は、本発明の第５の実施例を示す平
面図であって、図１の点線で囲んだ領域を示したもので
ある。また、図１７は、本発明の第５の実施例を示す、
図１および図１６のＡ−Ａ′断面での断面図と電位ポテ
ンシャル図である。この第５の実施例は、先の第４の実
施例に対して改良を加えたものである。図１６、図１７
において、図１１、図１２に示す第４の実施例の部分と
同等の部分には同一の参照番号が付せられているので、
重複する説明は省略するが、この第５の実施例の特徴的
な点は、図１６、図１７に示すように、不要電荷排出部
２０６を構成する第２のｐ型ウェル層３０３が、電位障
壁部２０５と距離Ｌだけオフセットして形成されてお
り、オフセットした残りの領域には第１のｐ型ウェル層
３０２が形成されている点である。このため、本発明の
第５の実施例の固体撮像素子では、不要電荷排出部２０
６を構成する第１のｐ型ウェル層３０２が位置合わせず
れ等の加工ばらつきにより、紙面左側にずれた場合にお
いても第１のｐ型ウェル層３０２の端部が電位障壁部２
０５内で食い込むことがなく、電位障壁部２０５の電位
ポテンシャルを安定化させることができる。この場合、
距離Ｌは１μｍ以上あることが望ましい。
面図であって、図１の点線で囲んだ領域を示したもので
ある。また、図１７は、本発明の第５の実施例を示す、
図１および図１６のＡ−Ａ′断面での断面図と電位ポテ
ンシャル図である。この第５の実施例は、先の第４の実
施例に対して改良を加えたものである。図１６、図１７
において、図１１、図１２に示す第４の実施例の部分と
同等の部分には同一の参照番号が付せられているので、
重複する説明は省略するが、この第５の実施例の特徴的
な点は、図１６、図１７に示すように、不要電荷排出部
２０６を構成する第２のｐ型ウェル層３０３が、電位障
壁部２０５と距離Ｌだけオフセットして形成されてお
り、オフセットした残りの領域には第１のｐ型ウェル層
３０２が形成されている点である。このため、本発明の
第５の実施例の固体撮像素子では、不要電荷排出部２０
６を構成する第１のｐ型ウェル層３０２が位置合わせず
れ等の加工ばらつきにより、紙面左側にずれた場合にお
いても第１のｐ型ウェル層３０２の端部が電位障壁部２
０５内で食い込むことがなく、電位障壁部２０５の電位
ポテンシャルを安定化させることができる。この場合、
距離Ｌは１μｍ以上あることが望ましい。
【００３４】図１８は、本発明の第６の実施例を示す、
図１のＣ−Ｃ′断面での断面図と電位ポテンシャル図で
あり、図１０は、本発明の第６の実施例の固体撮像素子
の水平電荷転送部に印加されるクロックパルスの波形図
である。この第６の実施例も本発明の第４の実施例に改
良を加えたものである。第６の実施例では、垂直電荷転
送部１０２に存在する不要電荷が、水平電荷転送部１０
３に向けて転送されるとき、水平電荷転送電極２０７、
２０８に印加されるクロックパルスφＨ1 、φＨ2 が、
図１０に示されるように、共にハイレベル電圧ＶＨに維
持される。このため、本発明の第６の実施例において
は、本発明の第４の実施例の固体撮像素子と同様の動作
が可能な上に、電荷転送電極にＶＨ電位のみが印加され
ていることにより、電荷転送電極下に形成される不要電
荷排出部の電位ポテンシャルと電圧ＶD との差△ψ（Ｖ
D −ψＯH ）が広がり、定電圧ＶD の設定マージンを本
発明の第４の実施例の場合より広げることができる。
図１のＣ−Ｃ′断面での断面図と電位ポテンシャル図で
あり、図１０は、本発明の第６の実施例の固体撮像素子
の水平電荷転送部に印加されるクロックパルスの波形図
である。この第６の実施例も本発明の第４の実施例に改
良を加えたものである。第６の実施例では、垂直電荷転
送部１０２に存在する不要電荷が、水平電荷転送部１０
３に向けて転送されるとき、水平電荷転送電極２０７、
２０８に印加されるクロックパルスφＨ1 、φＨ2 が、
図１０に示されるように、共にハイレベル電圧ＶＨに維
持される。このため、本発明の第６の実施例において
は、本発明の第４の実施例の固体撮像素子と同様の動作
が可能な上に、電荷転送電極にＶＨ電位のみが印加され
ていることにより、電荷転送電極下に形成される不要電
荷排出部の電位ポテンシャルと電圧ＶD との差△ψ（Ｖ
D −ψＯH ）が広がり、定電圧ＶD の設定マージンを本
発明の第４の実施例の場合より広げることができる。
【００３５】尚、上述した本発明の実施例では、電位障
壁部の電位バリアを電荷転送チャンネルの狭チャンネル
効果により形成していたが、埋め込みチャンネルを構成
するｎ型半導体領域に反対導電型の不純物を導入し、ｎ
- 型半導体領域を形成することにより電位障壁部を形成
してもよく、あるいは専用の電極を配置し、この電極に
所望の電位を印加することにより電位障壁部を形成する
ようにしてもよい。また、上述した本発明の実施例で
は、不要電荷排出部の一端にのみ定電圧ＶDが印加され
るｎ++型半導体領域が配置されていたが、不要電荷排出
部の両端にｎ ++型半導体領域を配置し両端より電圧を印
加するようにしてもよい。このようにすることにより、
より急速に不要電荷を排出することが可能になる。さら
に、上述した本発明の実施例では、埋め込み型で２相駆
動の電荷転送装置に適用した例について説明したが、表
面型の電荷転送装置を用いる場合においても、また３相
もしくは４相駆動の電荷転送装置を用いる場合において
も、同様に本発明を適用することができる。
壁部の電位バリアを電荷転送チャンネルの狭チャンネル
効果により形成していたが、埋め込みチャンネルを構成
するｎ型半導体領域に反対導電型の不純物を導入し、ｎ
- 型半導体領域を形成することにより電位障壁部を形成
してもよく、あるいは専用の電極を配置し、この電極に
所望の電位を印加することにより電位障壁部を形成する
ようにしてもよい。また、上述した本発明の実施例で
は、不要電荷排出部の一端にのみ定電圧ＶDが印加され
るｎ++型半導体領域が配置されていたが、不要電荷排出
部の両端にｎ ++型半導体領域を配置し両端より電圧を印
加するようにしてもよい。このようにすることにより、
より急速に不要電荷を排出することが可能になる。さら
に、上述した本発明の実施例では、埋め込み型で２相駆
動の電荷転送装置に適用した例について説明したが、表
面型の電荷転送装置を用いる場合においても、また３相
もしくは４相駆動の電荷転送装置を用いる場合において
も、同様に本発明を適用することができる。
【００３６】
【発明の効果】以上説明したように、本発明による固体
撮像素子は、少なくとも垂直電荷転送部と不要電荷排出
部を構成するｎ型半導体領域を同一不純物ドープ工程に
より形成するようにしたものであるので、従来より少な
い製造工程数により不要電荷排出部が併設された固体撮
像素子を製造することが可能になり、製品の製造コスト
を低減化することができる。また、比較的高不純物濃度
の不要電荷排出部となるｎ+ 型半導体領域を水平電荷転
送電極下に形成する必要がないため、後工程の水平電荷
転送電極下のゲート絶縁膜を形成する際に、ｎ+ 型半導
体領域からの不純物の外方拡散により、チャンネル領域
あるいは電位障壁部に異常拡散層が形成されれることが
なくなり、異常拡散層の形成により電位ポテンシャルの
変動が生じるという従来の固体撮像素子の欠点も解決す
ることができる。
撮像素子は、少なくとも垂直電荷転送部と不要電荷排出
部を構成するｎ型半導体領域を同一不純物ドープ工程に
より形成するようにしたものであるので、従来より少な
い製造工程数により不要電荷排出部が併設された固体撮
像素子を製造することが可能になり、製品の製造コスト
を低減化することができる。また、比較的高不純物濃度
の不要電荷排出部となるｎ+ 型半導体領域を水平電荷転
送電極下に形成する必要がないため、後工程の水平電荷
転送電極下のゲート絶縁膜を形成する際に、ｎ+ 型半導
体領域からの不純物の外方拡散により、チャンネル領域
あるいは電位障壁部に異常拡散層が形成されれることが
なくなり、異常拡散層の形成により電位ポテンシャルの
変動が生じるという従来の固体撮像素子の欠点も解決す
ることができる。
【００３７】更に、不要電荷排出部を電位障壁部に対し
オフセットさせ、このオフセットさせたことにより生じ
た領域を水平電荷転送部と同様に構成する実施例によれ
ば、ｎ型半導体領域やｐ型ウェル層の位置合わせずれ等
の加工ばらつきにより不要電荷排出部が電位障壁部側へ
ずれた場合においても、電位障壁部と不要電荷排出部が
重なり合うことなく、電位障壁部の電位ポテンシャルを
安定化させることができる。更に、垂直電荷転送部に存
在する不要電荷が水平電荷転送部に向けて転送されると
きに、水平電荷転送電極に印加するクロックパルスφＨ
1 、φＨ2 を共にハイレベル電圧ＶＨとする実施例によ
れば、ＶＨ電位が印加されている電荷転送電極下に形成
される不要電荷排出部の電位ポテンシャルψＯH と定電
圧ＶD の差△ψが広がり、定電圧ＶD の設定マージンを
広げることができる。
オフセットさせ、このオフセットさせたことにより生じ
た領域を水平電荷転送部と同様に構成する実施例によれ
ば、ｎ型半導体領域やｐ型ウェル層の位置合わせずれ等
の加工ばらつきにより不要電荷排出部が電位障壁部側へ
ずれた場合においても、電位障壁部と不要電荷排出部が
重なり合うことなく、電位障壁部の電位ポテンシャルを
安定化させることができる。更に、垂直電荷転送部に存
在する不要電荷が水平電荷転送部に向けて転送されると
きに、水平電荷転送電極に印加するクロックパルスφＨ
1 、φＨ2 を共にハイレベル電圧ＶＨとする実施例によ
れば、ＶＨ電位が印加されている電荷転送電極下に形成
される不要電荷排出部の電位ポテンシャルψＯH と定電
圧ＶD の差△ψが広がり、定電圧ＶD の設定マージンを
広げることができる。
【図１】 本発明の実施例の概略構成図。
【図２】 本発明の第１の実施例の部分平面図。
【図３】 本発明の第１の実施例の、図１、図２のＡ−
Ａ′断面での断面図と電位ポテンシャル図。
Ａ′断面での断面図と電位ポテンシャル図。
【図４】 本発明の第１の実施例の、図１のＢ−Ｂ′断
面での断面図と電位ポテンシャル図。
面での断面図と電位ポテンシャル図。
【図５】 本発明の第１の実施例の、図１ののＣ−Ｃ′
断面での断面図と電位ポテンシャル図。
断面での断面図と電位ポテンシャル図。
【図６】 本発明の第１の実施例の固体撮像素子の製造
方法を説明するための、図１のＡ−Ａ′断面での主要工
程を示す工程順断面図。
方法を説明するための、図１のＡ−Ａ′断面での主要工
程を示す工程順断面図。
【図７】 本発明の第２の実施例の部分平面図。
【図８】 本発明の第２の実施例の、図１、図７のＡ−
Ａ′断面での断面図と電位ポテンシャル図。
Ａ′断面での断面図と電位ポテンシャル図。
【図９】 本発明の第３の実施例の、図１のＣ−Ｃ′断
面での断面図と電位ポテンシャル図。
面での断面図と電位ポテンシャル図。
【図１０】 本発明の第３、第６の実施例の固体撮像素
子の水平電荷転送部に印加されるクロックパルスの波形
図。
子の水平電荷転送部に印加されるクロックパルスの波形
図。
【図１１】 本発明の第４の実施例の部分平面図。
【図１２】 本発明の第４の実施例の、図１、図１１の
Ａ−Ａ′断面での断面図と電位ポテンシャル図。
Ａ−Ａ′断面での断面図と電位ポテンシャル図。
【図１３】 本発明の第４の実施例の、図１のＢ−Ｂ′
断面での断面図と電位ポテンシャル図。
断面での断面図と電位ポテンシャル図。
【図１４】 本発明の第４の実施例の、図１のＣ−Ｃ′
断面での断面図と電位ポテンシャル図。
断面での断面図と電位ポテンシャル図。
【図１５】 本発明の第４の実施例の固体撮像素子の製
造方法を説明するための、図１のＡ−Ａ′断面での主要
工程を示す工程順断面図。
造方法を説明するための、図１のＡ−Ａ′断面での主要
工程を示す工程順断面図。
【図１６】 本発明の第５の実施例の部分平面図。
【図１７】 本発明の第５の実施例の、図１、図１６の
Ａ−Ａ′断面での断面図と電位ポテンシャル図。
Ａ−Ａ′断面での断面図と電位ポテンシャル図。
【図１８】 本発明の第６の実施例の、図１のＣ−Ｃ′
断面での断面図と電位ポテンシャル図。
断面での断面図と電位ポテンシャル図。
【図１９】 従来の水平電荷転送部に隣接して電荷排出
部を有する固体撮像素子の概略構成図。
部を有する固体撮像素子の概略構成図。
【図２０】 従来例の部分域の平面図。
【図２１】 図１９のＡ−Ａ′断面での断面図と電位ポ
テンシャル図。
テンシャル図。
【図２２】 図１９のＢ−Ｂ′断面での断面図と電位ポ
テンシャル図。
テンシャル図。
【図２３】 図１９のＣ−Ｃ′断面での断面図と電位ポ
テンシャル図。
テンシャル図。
【図２４】 本発明の実施例および従来の固体撮像素子
の水平電荷転送部に印加されるクロックパルス波形図。
の水平電荷転送部に印加されるクロックパルス波形図。
１０１…光電変換部 １０２…垂直電荷転送部 １０３…水平電荷転送部 １０４…出力回路部 １０５…電位障壁部 １０６…不要電荷排出部 １０７…不要電荷吸収部 ２０１…垂直電荷転送チャンネル ２０２…水平電荷転送チャンネル ２０３…電荷蓄積領域 ２０４…電荷障壁領域 ２０５…電位障壁部 ２０６…不要電荷排出部 ２０７…第１の水平電荷転送電極 ２０８…第２の水平電荷転送電極 ２０９…最終の垂直電荷転送電極 ３０１…ｎ--型半導体基板 ３０２…第１のｐ型ウェル層 ３０３…第２のｐ型ウェル層 ３０４…第１のｎ型半導体領域 ３０５…第２のｎ型半導体領域 ３０６…ｎ型半導体領域 ３０７…ｎ- 型半導体領域 ３０８…ｎ+ 型半導体領域 ３０９…ｎ++型半導体領域 ３１０…ｐ+ 型半導体領域 ３１１…第１層の多結晶シリコン ３１２…第２層の多結晶シリコン ３１３、３１３ａ〜３１３ｅ…絶縁膜 ３１４ａ〜３１４ｃ…フォトレジスト膜
Claims (10)
- 【請求項１】 第１導電型半導体基板の一主表面に２次
元的に配置された複数個の光電変換部と、 前記光電変換部に隣接して配置され、第１の第１導電型
半導体領域と第１の第２導電型ウェル層を有する複数個
の垂直電荷転送部と、 前記垂直電荷転送部の一端に隣接して配置され、第２の
第１導電型半導体領域と第２の第２導電型ウェル層を有
する水平電荷転送部と、 前記水平電荷転送部に隣接して、前記垂直電荷転送部と
反対側に配置され、第３の第１導電型半導体領域と第３
の第２導電型ウェル層を有し、前記水平電荷転送部から
溢れ出た不要電荷を排出する不要電荷排出部と、 前記水平電荷転送部と不要電荷排出部間に設けられた電
位障壁部と、を有し、前記第１の第１導電型半導体領域
と前記第３の第１導電型半導体領域とが同一工程により
形成され、かつ、前記第２の第２導電型ウェル層と前記
第３の第２導電型ウェル層とが同一工程により形成され
ていることを特徴とする固体撮像素子。 - 【請求項２】 前記第１の第１導電型半導体領域と前記
第３の第１導電型半導体領域とは前記第２の第１導電型
半導体領域の不純物拡散工程時に同時に第１導電型不純
物がドープされ、さらに追加の第１導電型不純物がドー
プされていることを特徴とする請求項１記載の固体撮像
素子。 - 【請求項３】 前記第１の第２導電型ウェル層は前記第
２の第２導電型ウェル層と前記第３の第２導電型ウェル
層との不純物拡散工程時に同時に第２導電型不純物がド
ープされ、さらに追加の第２導電型不純物がドープされ
ていることを特徴とする請求項１記載の固体撮像素子。 - 【請求項４】 第１導電型半導体基板の一主表面に２次
元的に配置された複数個の光電変換部と、 前記光電変換部に隣接して配置され、第１の第１導電型
半導体領域と第１の第２導電型ウェル層を有する複数個
の垂直電荷転送部と、 前記垂直電荷転送部の一端に隣接して配置され、第２の
第１導電型半導体領域と第２の第２導電型ウェル層を有
する水平電荷転送部と、 前記水平電荷転送部に隣接して、前記垂直電荷転送部と
反対側に配置され、第３の第１導電型半導体領域と第３
の第２導電型ウェル層を有し、前記水平電荷転送部から
溢れ出た不要電荷を排出する不要電荷排出部と、 前記水平電荷転送部と不要電荷排出部間に設けられた電
位障壁部と、を有し、前記第１、第２および第３の第１
導電型半導体領域が同一工程により形成され、かつ、前
記第２の第２導電型ウェル層は、前記第１の第２導電型
ウェル層を形成するための不純物拡散工程と前記第３の
第２導電型ウェル層を形成するための不純物拡散工程の
際に同時に不純物がドープされて形成されていることを
特徴とする固体撮像素子。 - 【請求項５】 前記不要電荷排出部を構成する第３の第
１導電型半導体領域または第３の第２導電型ウェル層
が、電位障壁部から所定の距離だけオフセットして形成
されており、オフセットしたことにより生じた領域は第
２の第１導電型半導体領域と第２の第２導電型ウェル層
を有していることを特徴とする請求項１または４記載の
固体撮像素子。 - 【請求項６】 前記不要電荷排出部の前記電位障壁部か
らオフセットした距離が１μｍ以上であることを特徴と
する請求項５記載の固体撮像素子。 - 【請求項７】 前記不要電荷排出部のチャンネル幅が６
μｍ以上であることを特徴とする請求項１または４記載
の固体撮像素子。 - 【請求項８】 前記垂直電荷転送部、一端に配置された
拡散層に一定電位が印加された水平電荷転送部および電
位障壁部のチャンネル領域を空乏化状態とし、一端もし
くは両端に配置された拡散層に印加される電位により前
記不要電荷排出部のチャンネル領域は非空乏化状態に維
持することが可能であることを特徴とする請求項１また
は４記載の固体撮像素子。 - 【請求項９】 全ての水平電荷転送電極にハイ電圧を印
加した場合に、前記垂直電荷転送部、一端に配置された
拡散層に一定電位の印加された前記水平電荷転送部およ
び電位障壁部のチャンネル領域は空乏化状態とし、一端
もしくは両端に配置された拡散層に印加される電位によ
り、不要電荷排出部のチャンネル領域は非空乏化状態に
維持することが可能であることを特徴とする請求項１ま
たは４記載の固体撮像素子。 - 【請求項１０】 前記不要電荷排出部の一端もしくは両
端に配置された拡散層に印加される電位が、前記不要電
荷排出部の空乏化状態の電位ポテンシャルより０．５Ｖ
以上浅いことを特徴とする請求項８または９記載の固体
撮像素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8325369A JP2914496B2 (ja) | 1996-12-05 | 1996-12-05 | 固体撮像素子 |
| KR1019970065925A KR100265268B1 (ko) | 1996-12-05 | 1997-12-04 | 고체촬상소자 |
| US08/985,524 US6278487B1 (en) | 1996-12-05 | 1997-12-05 | Solid-state image sensing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8325369A JP2914496B2 (ja) | 1996-12-05 | 1996-12-05 | 固体撮像素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10173162A JPH10173162A (ja) | 1998-06-26 |
| JP2914496B2 true JP2914496B2 (ja) | 1999-06-28 |
Family
ID=18176071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8325369A Expired - Fee Related JP2914496B2 (ja) | 1996-12-05 | 1996-12-05 | 固体撮像素子 |
Country Status (3)
| Country | Link |
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| JP (1) | JP2914496B2 (ja) |
| KR (1) | KR100265268B1 (ja) |
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| JP3963443B2 (ja) * | 2002-07-23 | 2007-08-22 | 松下電器産業株式会社 | 固体撮像装置およびその製造方法 |
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| US9093573B2 (en) | 2013-09-09 | 2015-07-28 | Semiconductor Components Industries, Llc | Image sensor including temperature sensor and electronic shutter function |
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