CN102341905A - 半导体集成电路装置及其设计方法 - Google Patents

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Abstract

本发明公开了一种半导体集成电路装置及其设计方法。该半导体集成电路装置具有：具有多个输出入单元(105)的半导体芯片(100)、形成在半导体芯片的表面上的多个焊盘(101)、(102)、形成在半导体芯片的表面上且电连接多个输出入单元(105)中的至少一部分输出入单元(105)和多个焊盘(101)、(102)中的至少一部分焊盘(101)、(102)的焊盘间布线(103)、(104)。多个焊盘(101)、(102)在半导体芯片的中央部布置为四方格状且在半导体芯片的四个角部中的至少一个角部布置为千鸟格状。

Description

半导体集成电路装置及其设计方法
技术领域
本发明涉及一种可适于倒装芯片安装的半导体集成电路装置及其设计方法。
背景技术
伴随着近年来的半导体制造技术的细微化，构成大规模集成电路(Large Scale Integration：LSI)的晶体管的数量一直在增加。半导体芯片的面积也有可能随着LSI的构成元素的增加而增大，从制造成本的观点来看抑制芯片面积则是最重要的课题之一。另一方面，作为LSI和安装该LSI的封装体的连接方式一般多采用线焊方式。在采用该安装方式的情况下，LSI的结构则是一种将输出入(IO)单元布置在半导体芯片周缘部的结构。
能够列举出的作为采用该结构时的问题有：芯片面积随着输出入单元个数的增多而增大；在采用上述那样的线焊方式的情况下，需要将细线压固在输出入单元上，为了输出入单元不被压固所破坏，还需要将输出入单元形成为规定大小或规定大小以上那么大以保持输出入单元的强度；因为要压固就需要一定程度的面积，所以就出现了物理上无法将输出入单元形成得很小这样的限制。出于以上原因，在细微化工艺中，当芯片的输出入单元数量增多时，芯片面积就会受该输出入单元制约，即使采用内部逻辑的布置合成手法等努力地减小面积，从整体上看也不会出现一个芯片面积减小这样的好结果。
倒装芯片结构则是解决上述问题的良好的技术措施。图17示出了现有技术下的构成倒装芯片型半导体集成电路装置的半导体芯片的平面结构，图18示出了具有倒装芯片结构的半导体集成电路装置的剖面结构。如图17所示，多个焊盘12布置在芯片(LSI)21的整个上表面上。各焊盘12在它和布置在芯片21周缘部的输出入单元11之间经被称为再布线的布线13电连接。图18示出了已将图17所示芯片21与封装体22连接好以后之的状态的断面结构。
如图18所示，芯片21面朝下地固定在封装体22的表面，经各焊盘12与封装体22电连接。在封装体22的上表面芯片21被封装树脂23覆盖。在封装体22的背面设置有多个外部电极24。因为这样使用倒装芯片结构以后，便不再需要对各输出入单元11进行线焊，所以能够使输出入单元11形成得比现有技术下的结构小。而且也不再需要仅在芯片21的周缘部布置很多输出入单元11，亦即仅在LSI的周缘部布置很多输出入单元11。因此而能够解决线焊方式下的各种问题，亦即输出入单元11决定LSI的面积这样的问题。
应予说明，在以下说明中，将倒装芯片方式下布置在芯片21的整个面上的焊盘12称为区域焊盘。
采用倒装芯片方式以后所面临的问题是：需要将布置在芯片21的表面上的区域焊盘12和布置在芯片21的周缘部上的输出入单元(IO单元)11之间的布线13的设计效率化。具体而言，采用区域焊盘方式以后，能够使区域焊盘12的数量大幅度增加，相反，区域焊盘12和输出入单元11间的布线数增多，布线长度增长。
如果不针对这些问题采取措施，芯片面积就会增大，与输出入单元11相连的布线13的同步性能(timing property)就会满足不了规定的标准要求，这样便会产生LSI的性能恶化的问题。
专利文献1和专利文献2中所公开的方法即是解决这些问题的一个方法。该方法具体为：通过对区域焊盘方式下外周部的焊盘间距做一部分扩张，来提高LSI外周部的区域焊盘和输出入单元之间的布线的效率。
专利文献1：日本公开特许公报特开2003-007750号公报
专利文献2：日本公开特许公报特开2007-173388号公报
发明内容
-发明要解决的技术问题-
然而，根据专利文献1中所记载的方法，因为使LSI外周部的焊盘间距扩大了，所以LSI整体的焊盘数减少，相反则需要增大芯片尺寸。因此而出现了制造成本增大这样的新问题。
专利文献2中所记载的方法，以与将LSI的布线引出到外部的插入器(interposer)的连接效率化为目的，并没有以通过减小LSI的面积来降低成本为目的。
本发明是鉴于上述各点而完成的。其目的在于；在能够适用于倒装芯片安装的半导体集成电路装置中，缩小芯片尺寸，降低制造成本。
-用以解决技术问题的技术方案-
为达成上述目的，本发明使半导体集成电路装置为以下结构。在LSI的设计阶段，预先对焊盘和输出入单元的布置位置、焊盘形状进行平面布置做到能够效率良好地布置布线，其结果是能够将焊盘和输出入单元间的布线的长度缩短。
具体而言，本发明所涉及第一半导体集成电路装置包括：具有多个输出入单元的半导体芯片、形成在半导体芯片的表面上的多个焊盘、以及形成在半导体芯片的表面上且电连接多个输出入单元中的至少一部分输出入单元和多个焊盘中的至少一部分焊盘的布线。多个焊盘在半导体芯片的中央部布置为四方格状且在半导体芯片的四个角部中的至少一个角部布置为千鸟格状。
根据第一半导体集成电路装置，因为多个焊盘在半导体芯片的四个角部中的至少一个角部布置为千鸟格状，所以能够使这些焊盘与形成在一个角部的输出入单元之间的布线长度缩短。其结果是，能够谋求半导体芯片的面积使用效率和电气特性的提高。
在第一半导体集成电路装置中可以这样，多个焊盘中布置为四方格状的焊盘的平面形状为四边形，布置为千鸟格状之区域的焊盘的平面形状是让四边形旋转45°后的四边形。
这样一来，便能够用距离更短的布线将旋转了45°后的四边形状且在芯片的角部布置为千鸟格状的输出入单元和焊盘连接起来。而且，在连接倾斜45°的布线和千鸟格状布置着的焊盘之际，不会在二者的连接部产生设计规则误差，能够效率良好地进行布线。
第一半导体集成电路装置中可以这样，多个焊盘的表层金属层的平面形状为四边形，布置为千鸟格状之区域的焊盘的表层金属层下侧的下位金属层的形状是让四边形旋转45°后的四边形。
这样一来，在连接倾斜45°的布线和千鸟格状布置着的焊盘之际，不会在二者的连接部产生设计规则误差，能够效率良好地进行布线。
在第一半导体集成电路装置中可以这样，多个焊盘中布置为四方格状的焊盘是电源端子，布置为千鸟格状之区域的焊盘是信号端子。
这样一来，因为能够效率良好地将芯片中央部的电源布线做成方格状或网格状，所以能够使半导体芯片整个面的电位稳定。结果是，芯片工作的的可靠性和性能都会提高。
在第一半导体集成电路装置中可以这样，在多个焊盘中各焊盘的下部区域或各焊盘周围部的指定面积区域的布线密度高的区域未设置焊盘。
这样一来，布线密度相对较高的区域优先使用芯片内部的布线，将具有较大面积的焊盘布置在布线密度相对较低的区域，由此便能够使整个半导体芯片的布线使用效率提高。
在第一半导体集成电路装置中可以这样，在模拟元件所存在的区域未设置焊盘，该模拟元件所存在的区域是多个焊盘中各焊盘的下部区域或各焊盘周围部的指定面积区域。
这样一来，便能够避免模拟元件等的特性易于恶化的元件与焊盘、布线等发生干涉。从而能够使整个半导体芯片的可靠性提高。
在第一半导体集成电路装置中可以这样，多个焊盘中位于半导体芯片外周的一列或者多列焊盘是电源端子。
这样一来，不仅能够使芯片内部的电源电压稳定化，还能够使芯片外周的电源电压稳定化。再就是，通过用容易受芯片安装时的弯曲等的影响的芯片外周部的焊盘作电源端子，则能够提高整个半导体芯片的可靠性。
本发明所涉及第一半导体集成电路装置的设计方法包括以下步骤：利用布置计划后且布置完区域焊盘布置后的平面布置数据，计算出各焊盘的下部区域或者各焊盘的周围部的指定面积区域的布线密度的步骤；和从指定面积区域中的高布线密度区域开始，依次将多个焊盘中的焊盘删除的步骤。
根据第一半导体集成电路装置的设计方法，布线密度相对较高的区域优先使用芯片内部的布线，将具有较大面积的焊盘布置在布线密度相对较低的区域，由此便能够使整个半导体芯片的布线使用效率提高。
本发明所涉及第二半导体集成电路装置包括：具有多个输出入单元的半导体芯片、形成在半导体芯片的表面上的多个焊盘、以及形成在半导体芯片的表面上且电连接多个输出入单元中的至少一部分输出入单元和多个焊盘中的至少一部分焊盘的布线。多个输出入单元布置在用于布置标准单元的标准单元布置区域。
根据第二半导体集成电路装置，因为多个输出入单元布置在用于布置标准单元的标准单元布置区域，所以各焊盘间的布线长度能够缩短。
在第二半导体集成电路装置中可以这样，多个输出入单元的高度是标准单元的高度的数倍。
这样，就能够实现标准单元布置区域和输出入单元区域的通用化，并且半导体芯片的面积使用效率提高。
在第二半导体集成电路装置中可以这样，电源用电容单元布置在多个输出入单元的周围区域。
这样做，能够使功耗一般大于标准单元的输出入单元周围的电位稳定，半导体芯片的工作可靠性就会提高。
第二半导体集成电路装置可以这样，进一步包括：形成在多个输出入单元的周围区域且与所述输出入单元相连接的专用电源布线。
这样做，能够使功耗一般大于标准单元的输出入单元周围的电位稳定，半导体芯片的工作可靠性就会提高。
在半导体集成电路装置中可以这样，在与多个输出入单元中布置在标准单元布置区域的输出入单元相邻的区域未布置标准单元。
这样做，在功耗一般大于标准单元的输出入单元的工作影响下，能够防止由于与输出入单元相邻的标准单元的工作电压的降低所引起的一些不良现象发生。
第二半导体集成电路装置可以这样，进一步包括布置在半导体芯片的外周区域的电源用电容单元。
这样做，能够使功耗一般大于标准单元的输出入单元周围的电位稳定，半导体芯片的工作可靠性就会提高。
第二半导体集成电路装置可以这样，进一步包括与所述输出入单元并用的静电放电保护电路元件。
这样便能够减小输出入单元的形成区域。其结果，能够减小芯片面积，降低芯片成本。
本发明所涉及第二半导体集成电路装置的设计方法包括以下步骤：布置多个焊盘的第一步骤；在第一步骤之后，将多个输出入单元布置在标准单元布置区域的第二步骤；以及在第二步骤之后，布置LSI内部电路元件的第三步骤。
根据第二半导体集成电路装置的设计方法，因为能够优先布置焊盘，所以能够效率良好地实现该半导体集成电路装置与芯片外部的信号连接。
本发明所涉及第二半导体集成电路装置的其他设计方法，包括以下步骤：布置LSI内部电路元件的第一步骤；在第一步骤之后，将多个输出入单元布置在标准单元布置区域的第二步骤；以及在第二步骤之后，布置多个焊盘的第三步骤。
根据第二半导体集成电路装置的其他设计方法，因为能够优先布置芯片的内部电路，所以能够使芯片内部电路的工作性能提高。
第二半导体集成电路装置的设计方法或者其它设计方法，优选：在布置所述LSI内部电路元件、所述多个输出入单元以及所述多个焊盘之际，设定布线电阻值、布线电容值、信号到达时间限制值、布线长度限制值或者布线扇出限制值以满足所设定的值在指定值以下的对布线的制约。
这样一来，便能够精度良好且效率良好地实现芯片内部和芯片外部的连接规格。
-发明的效果-
根据本发明所涉及半导体集成电路装置，在能够适用于倒装芯片安装的半导体集成电路装置中，通过抑制成本并效率良好地形成从布置在芯片表面的焊盘连接在输出入单元上的布线，以求能够缩小芯片尺寸，降低LSI的制造成本。
附图说明
图1是示出本发明第一实施方式所涉及半导体集成电路装置的俯视图。
图2是一部分剖视图，示出放大后的本发明第一实施方式所涉及半导体集成电路装置的焊盘部分。
图3是本发明第一实施方式的第1变形例所涉及半导体集成电路装置的俯视图。
图4是示出本发明第一实施方式的第1变形例所涉及半导体集成电路装置的焊盘的俯视图。
图5是示出与本发明第一实施方式的第1变形例做比较的焊盘比较例的俯视图。
图6是示出本发明第一实施方式的第3变形例所涉及半导体集成电路装置的设计方法的流程图。
图7是示出本发明第一实施方式的第3变形例所涉及半导体集成电路装置的部分俯视图。
图8是示出本发明第一实施方式的第4变形例所涉及半导体集成电路装置的部分俯视图。
图9是示出本发明第二实施方式所涉及半导体集成电路装置的俯视图。
图10是示出本发明第二实施方式所涉及半导体集成电路装置的输出入单元的俯视图。
图11是示出本发明第二实施方式所涉及半导体集成电路装置的设计方法的流程图。
图12是示出本发明第二实施方式所涉及半导体集成电路装置的设计方法的一个变形例的流程图。
图13是示出本发明第二实施方式的第1变形例所涉及半导体集成电路装置的部分俯视图。
图14是示出本发明第二实施方式的第2变形例所涉及半导体集成电路装置的部分俯视图。
图15是示出本发明第二实施方式的第3变形例所涉及半导体集成电路装置的俯视图。
图16是示出本发明第二实施方式的第4变形例所涉及半导体集成电路装置的俯视图。
图17是示出现有技术下的构成倒装芯片型半导体集成电路装置半导体芯片的俯视图。
图18是示出具有现有技术下的倒装芯片结构的半导体集成电路装置的剖视图。
-符号说明-
100    半导体芯片
101    第一焊盘
102    第二焊盘
103    第一焊盘间布线
104    第二焊盘间布线
105    输出入单元
201    保护膜
202    突起
205    金属镀层
301    第一焊盘
302    第二焊盘
302a   交点
411    布线
412    焊盘
413    焊盘
414    焊盘
501    模拟核
502    焊盘
601    焊盘
602    输出入单元
603    焊盘间布线
702    第一输出入单元
703    第二输出入单元
704    第三输出入单元
705    电源用电容单元
706    电源布线
707    ESD保护单元
具体实施方式
(第一实施方式)
参照附图，对本发明第一实施方式所涉及半导体集成电路装置及其设计方法做详细的说明。
在第一实施方式中，对用于提高区域焊盘和输出入单元的布线效率的半导体集成电路装置做说明。
图1示出了第一实施方式所涉及半导体集成电路装置的平面结构。本实施方式所涉及半导体集成电路装置具有：在半导体芯片100上布置为四方格状的多个第一焊盘101、布置为千鸟格(千鸟)状的多个第二焊盘102、第一焊盘间布线103和第二焊盘间布线104、形成在半导体芯片100周缘部的多个输出入单元105。此处，多个输出入单元105的至少一部分和多个焊盘101、102的至少一部分经形成在半导体芯片100表面上的各焊盘间布线103、104电连接。
本实施方式的特征为：布置为四方格状的多个第一焊盘101设置在半导体芯片100的中央部，布置为千鸟格状的多个第二焊盘102设置在半导体芯片100的四个角部中的至少一个角部。
这样一来，通过将区域焊盘中形成在半导体芯片100角部的区域焊盘即第二焊盘102布置为千鸟格状，便能够让第二焊盘间布线104具有相对于半导体芯片100外侧一边倾斜45°的角度。借助倾斜45°的布线能够缩短各焊盘101、102与形成在半导体芯片100角部的输出入单元105之间的布线长度。因此，能够谋求半导体芯片100的面积使用效率和电气特性(性能)提高。
图2示出将第一焊盘101及其形成区域放大后的剖面结构。如图2所示，半导体芯片100的表面被第一焊盘101上具有开口部的保护膜201覆盖，在第一焊盘101上形成有填埋该开口部的金属镀层205。在金属镀层205上又形成有突起202，在半导体芯片100上部与第一焊盘101留有间隔地形成有焊盘间布线103。
(第一实施方式的第1变形例)
图3示出了第一实施方式的第1变形例所涉及半导体集成电路装置的平面结构。
本变形例的特征在于：使在半导体芯片100的中央部布置为四方格状的第一焊盘301的平面形状为四边形，使在半导体芯片100角部布置为千鸟格状的第二焊盘302的平面形状是让第一焊盘301旋转45°后的四边形以后，倾斜45°的第二焊盘间布线104和第二焊盘302形成为在该第二焊盘间布线104和第二焊盘302的连接位置90°相交。
图4放大示出了布置为千鸟格状的第二焊盘302和第二焊盘间布线104的连接场所。如图4所示，第二焊盘间布线104和第二焊盘302形成为在交点302a处以90°相交。
相对于此，如图5中的比较例所示，在第二焊盘302的一边平行于半导体芯片100的外周布置第二焊盘302的情况下，第二焊盘302和第二焊盘间布线104在交点302a处45°相交而产生锐角部分。该锐角部分会导致制造工艺上的产品率下降，成为制造成本增加的主要原因。
(第一实施方式的第2变形例)
第2变形例的情况如下：不仅使图3所示布置为四方格状的第一焊盘301和布置为千鸟格状的第二焊盘302的表层部分分别成为与半导体芯片100的一边平行的四边形和让该四边形旋转45°后的四边形，还使与焊盘相连接的下侧金属层(下位金属层)的形状也分别成为与半导体芯片100的一边平行的四边形和让该四边形旋转45°后的四边形，该第2变形例也能够收到和第1变形例一样的效果。此外，在该情况下，各焊盘301、302的表层部分(上位金属层)的形状可变更为四边形、多边形或者圆形等形状。
如图3所示，针对在半导体芯片100上布置为方格状的第一焊盘301和布置为千鸟格状的第二焊盘302而言，可以让第一焊盘301作电源端子用，让第二焊盘302作信号端子用。这样一来，电源端子便能够与布置为网格状的电源布线效率良好地连接起来。结果是，易于实现整个半导体芯片100的电源电压均匀化。第二焊盘302使用倾斜45°布置着的第二焊盘间布线104以后，就能够以较短的距离效率良好地将输出入单元105之间连接起来。
(第一实施方式的第3变形例)
下面，对第一实施方式所涉及半导体集成电路装置的设计方法和图6所示的流程一起做说明。
如图6所示，在利用布置计划(floor plan，对集成电路上的模块的布置计划)后且区域焊盘布置外部后的平面布置数据401，在焊盘下部区域或者焊盘周围部的规定区域即指定面积区域的布线密度计算步骤402中，计算焊盘下部区域或者焊盘周围部的布线密度，对形成在半导体芯片100表面上的焊盘附近的布线密度进行排序。
接下来，从布线密度高的区域开始，按顺序在焊盘删除步骤403中删除焊盘，以获得采取措施后的平面布置数据404。
图7示出了采用上述手法时的第3变形例所涉及半导体集成电路装置的一个角部的平面结构。
例如，计算出了：当在半导体芯片100的一个角部，布线411通过各焊盘412、413和414的下侧时，各焊盘412、413和414下侧区域的布线密度高。其结果，各焊盘413、413和414被删除。
这样一来，删除半导体芯片100上的布线拥挤之区域的焊盘，即能够提高半导体芯片100上的布线效率，从而便能够降低芯片成本。
能够想到的删除各焊盘412、413、414的做法是，按照在上述布线密度计算步骤402中计算出的布线拥挤程度从高到低的顺序，对需要删除的焊盘的个数进行指定，设定布线面积率的指定值以删除布置在该指定值以上之区域的焊盘。布线面积率的指定值，以基于由LSI制造工艺引起的制造制约标准的布线面积率指定值或布置布线工具的布线拥挤度的指定值为基础进行设定。
此外，图7示出的是在各焊盘布置为四方格状的一个角部，多个焊盘412等被删除的情况。但是并不限于此，毫无疑问，在各焊盘布置为千鸟格状的一个角部将多个焊盘删除也是可以的。
(第一实施方式的第4变形例)
图8示出了第一实施方式的第4变形例所涉及半导体集成电路装置的一个角部的平面结构。
通过使其成为一个删除形成在芯片上的模拟核501上的的焊盘502的结构，便能够防止模拟核501上的焊盘信号的噪音传递给该模拟核501，从而能够提高半导体芯片100的工作特性。
此外，图8示出的是在各焊盘布置为四方格状的一个角部，多个焊盘412等被删除的情况。但是并不限于此，毫无疑问，在各焊盘布置为千鸟格状的一个角部将多个焊盘删除也是可以的。
在图1所示半导体集成电路装置中，通过利用半导体芯片100外周部的一列第一焊盘101和第二焊盘102或者两列以上的多列第一焊盘101和第二焊盘102作电源端子用，便能够降低半导体芯片100的由于半导体芯片100弯曲等的影响所引起的误动作发生几率，从而能够降低芯片成本。
(第二实施方式)
下面，参照附图对本发明第二实施方式所涉及半导体集成电路装置及其设计方法进行详细的说明。
在第二实施方式中，对用于提高区域焊盘和输出入单元的布线效率的半导体集成电路装置进行说明。
在现有技术下，如图17所示，多个输出入单元11布置在芯片外周。在该情况下，就焊盘12和输出入单元11之间的布线13而言，需要的是从芯片中心到芯片外周的距离较长的布线，布线13的同步工作会恶化，这是一个问题。还有一个问题就是在焊盘12彼此之间布线13拥挤，芯片面积会增大。再就是，要想将输出入单元11布置在芯片内部，则需要克服芯片内部区域会产生的面积上的损失、克服对内部电路的同步工作造成的不良影响。因为在芯片内部区域，在近年来的LSI中，由于细微化和布线多层化的影响能够布置输出入单元11的空置区域极少，因此在焊盘12附近找到能够布置输出入单元11的区域并非易事。
因此，在第二实施方式中，为了将输出入单元布置在芯片上的焊盘附近的区域，着眼于布置标准单元的标准单元布置区域，使该输出入单元与该标准单元布置区域通用化来克服这些问题。如果在标准单元布置区域布置功耗较大的输出入单元，内部电路即标准单元由于压降或者电源噪音等的影响而工作不稳定的可能性就会提高。第二实施方式能够解决这些问题。
图9示出第二实施方式所涉及半导体集成电路装置的平面结构。该半导体集成电路装置具有：半导体芯片100上的焊盘601、布置在标准单元布置区域的输出入单元602以及焊盘间布线603。通过将输出入单元602布置在标准单元布置区域，便能够缩短焊盘601和输出入单元602间的焊盘间布线603的距离。因此，能够使输出入单元602和焊盘601间的焊盘间布线603所带来的电路工作同步性能进一步高速化。其结果芯片的工作特性提高。焊盘间布线603的布线路径缩短了以后，则能够使焊盘601间的布线区域减小，从而能够降低芯片成本。
图10所示情形如下：通过使布置在标准单元布置区域701的输出入单元为高度与标准单元相等的第一输出入单元702、高度为标准单元的2倍的第二输出入单元703、高度为标准单元的3倍的第三输出入单元704或者高度为超过标准单元的3倍的多倍输出入单元，则能够提高输出入单元702等的布置面积的效率，从而能够减小芯片面积，降低芯片成本。
图11是示出第二实施方式所涉及半导体集成电路装置的设计方法的流程图。
如图11所示，首先，按照布置计划前平面布置数据801，在区域焊盘布置步骤802中将焊盘布置在半导体芯片上。
接下来，在输出入单元布置步骤803中，布置输出入单元。
接下来，在标准单元、宏单元布置步骤804中，布置芯片内的电路元件。
这样一来，通过首先布置区域焊盘，即能够实现焊盘布置位置优先的布置计划，而能够谋求焊盘与半导体芯片外部的连接效率的提高。因此而能够降低芯片成本。
图12示出第二实施方式所涉及半导体集成电路装置的设计方法的一个变形例。
如图12所示，首先，按照布置计划前平面布置数据801，在标准单元、宏单元布置步骤804中布置芯片内电路元件。
接下来，在输出入单元布置步骤803中布置输出入单元。
接下来，在区域焊盘布置步骤802中布置区域焊盘。
这样一来，通过首先布置芯片内电路元件，即能够实现芯片内电路元件的布置位置优先的布置计划，而能够谋求芯片内部电路元件的连接效率提高。因此而能够降低芯片成本。
此外，在图11和图12中所记载的半导体集成电路装置的设计方法中，在布置标准单元、宏单元等LSI内部电路元件、多个输出入单元以及多个焊盘之际，设定布线电阻值、布线电容值、信号到达时间限制值、布线长度限制值和布线扇出限制值，使该设定值成为指定值以下而满足对布线的制约，便能够满足所需要的芯片性能规格。结果是，能够提高芯片质量。
(第二实施方式的第1变形例)
图13示出第二实施方式的第1变形例所涉及半导体集成电路装置的主要部分的平面结构。
如图13所示，第1变形例的特征在于布置形状，即用多个电源用电容单元705包围了布置在标准单元布置区域701的输出入单元702的周围。根据该结构，能够抑制输出入单元702工作所引起的压降和电源噪音，从而能够抑制半导体芯片的可靠性恶化。
(第二实施方式的第2变形例)
图14示出第二实施方式的第2变形例所涉及半导体集成电路装置的主要部分的平面结构。
如图14所示，第2变形例特征在于，是一个用电源布线706将布置在标准单元布置区域701的输出入单元702的周围连接起来的结构。通过使输出入单元702的周围为专用电源，能够抑制输出入单元702工作所引起的压降和电源噪音，从而能够抑制半导体芯片的可靠性恶化。
此外，图10中，在布置了输出入单元702、703和704的同一个标准单元布置区域701内不布置标准单元。这样一来，就能够防止输出入单元701等工作所产生的压降和电源噪音等传递给标准单元，进而能够防止出现该传递所引起的不良现象。
(第二实施方式的第3变形例)
图15示出了第二实施方式的第3变形例所涉及半导体集成电路装置的平面结构。
如图15所示，在半导体芯片100上具有焊盘601、布置在标准单元布置区域的输出入单元702以及焊盘间布线603，而且将电源用电容单元705布置在半导体芯片100的周缘部，由此则能够提高面积使用效率，并且能够抑制压降和电源噪音的产生。其结果是，能够抑制半导体芯片100的可靠性恶化。
(第二实施方式的第4变形例)
图16示出第二实施方式的第4变形例所涉及半导体集成电路装置的平面结构。
如图16所示，在半导体芯片100上具有焊盘601、布置在标准单元布置区域的输出入单元702以及焊盘间布线603，而且将静电放电(ESD：Electrostatic Discharge)保护单元707布置在半导体芯片100的周缘部，由此则能够提高面积使用效率，并且能够抑制半导体芯片100被静电破坏。其结果是，能够提高半导体芯片100的可靠性。
此外，无容置疑，可以在不脱离本发明的宗旨的范围内，任意组合上述第一和第二实施方式所涉及的各构成要素。
-产业实用性-
本发明所涉及半导体集成电路装置及其设计方法，能够抑制成本且效率良好地形成从布置在芯片表面的区域焊盘连接到输出入单元上的布线。因此，本发明对适于倒装芯片安装的半导体集成电路装置及其设计方法等很有用。

Claims (18)

1.一种半导体集成电路装置，包括：具有多个输出入单元的半导体芯片、形成在所述半导体芯片的表面上的多个焊盘、以及形成在所述半导体芯片的表面上且电连接所述多个输出入单元中的至少一部分输出入单元和所述多个焊盘中的至少一部分焊盘的布线，其特征在于：
所述多个焊盘在所述半导体芯片的中央部布置为四方格状且在所述半导体芯片的四个角部中的至少一个角部布置为千鸟格状。
2.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述多个焊盘中布置为四方格状的所述焊盘的平面形状为四边形，布置为千鸟格状之区域的所述焊盘的平面形状是让所述四边形旋转45°后的四边形。
3.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述多个焊盘的表层金属层的平面形状为四边形，
布置为千鸟格状之区域的所述焊盘的所述表层金属层下侧的下位金属层的形状是让所述四边形旋转45°后的四边形。
4.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述多个焊盘中布置为四方格状的所述焊盘是电源端子，布置为千鸟格状之区域的所述焊盘是信号端子。
5.根据权利要求1到4中任一项所述的半导体集成电路装置，其特征在于：
在所述多个焊盘中各焊盘的下部区域或各焊盘周围部的指定面积区域的布线密度高的区域未设置所述焊盘。
6.根据权利要求1到4中任一项所述的半导体集成电路装置，其特征在于：
在模拟元件所存在的区域未设置所述焊盘，该模拟元件所存在的区域是所述多个焊盘中各焊盘的下部区域或各焊盘周围部的指定面积区域。
7.根据权利要求1到4中任一项所述的半导体集成电路装置，其特征在于：
所述多个焊盘中位于所述半导体芯片外周的一列或者多列焊盘是电源端子。
8.根据权利要求1到4中任一项所述的半导体集成电路装置的设计方法，其特征在于：
包括以下步骤：
利用布置计划后且区域焊盘布置完毕后的平面布置数据，计算出所述各焊盘的下部区域或者所述各焊盘的周围部的指定面积区域的布线密度的步骤、
从所述指定面积区域中的高布线密度区域开始，依次将所述多个焊盘中的所述焊盘删除的步骤。
9.一种半导体集成电路装置，包括：具有多个输出入单元的半导体芯片、形成在所述半导体芯片的表面上的多个焊盘、以及形成在所述半导体芯片的表面上且电连接所述多个输出入单元中的至少一部分输出入单元和所述多个焊盘中的至少一部分焊盘的布线，其特征在于：
所述多个输出入单元布置在用于布置标准单元的标准单元布置区域。
10.根据权利要求9所述的半导体集成电路装置，其特征在于：
所述多个输出入单元的高度是所述标准单元的高度的数倍。
11.根据权利要求9所述的半导体集成电路装置，其特征在于：
电源用电容单元布置在所述多个输出入单元的周围区域。
12.根据权利要求9所述的半导体集成电路装置，其特征在于：
进一步包括：形成在所述多个输出入单元的周围区域且与所述输出入单元相连接的专用电源布线。
13.根据权利要求9所述的半导体集成电路装置，其特征在于：
在与所述多个输出入单元中布置在所述标准单元布置区域的输出入单元相邻的区域未布置标准单元。
14.根据权利要求9所述的半导体集成电路装置，其特征在于：
进一步包括布置在所述半导体芯片的外周区域的电源用电容单元。
15.根据权利要求9所述的半导体集成电路装置，其特征在于：
进一步包括与所述输出入单元并用的静电放电保护电路元件。
16.一种权利要求9所述的半导体集成电路装置的设计方法，其特征在于：
包括以下步骤：
布置所述多个焊盘的第一步骤；
在所述第一步骤之后，将所述多个输出入单元布置在所述标准单元布置区域的第二步骤；以及
在所述第二步骤之后，布置大规模集成电路内部电路元件的第三步骤。
17.一种权利要求9所述的半导体集成电路装置的设计方法，其特征在于：
包括以下步骤：
布置大规模集成电路内部电路元件的第一步骤；
在所述第一步骤之后，将所述多个输出入单元布置在所述标准单元布置区域的第二步骤；以及
在所述第二步骤之后，布置所述多个焊盘的第三步骤。
18.根据权利要求16或17所述的集成电路装置的设计方法，其特征在于：
在布置所述大规模集成电路内部电路元件、所述多个输出入单元以及所述多个焊盘之际，设定布线电阻值、布线电容值、信号到达时间限制值、布线长度限制值或者布线扇出限制值以满足所设定的值在指定值以下的对布线的制约。
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