JP2011061035A - 半導体装置の製造方法及びマスク - Google Patents

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Abstract

【課題】樹脂製のバンプコアの上に導電膜を形成したバンプを有する半導体装置の歩留まりを高くしつつ、バンプピッチを狭くする。
【解決手段】保護絶縁膜120上に感光性樹脂膜210を形成する。次いで、感光性樹脂膜210を露光及び現像することにより、保護絶縁膜120上に、第1の直線に沿って複数のバンプコアを形成する。次いで、複数のバンプコア上、複数の電極パッド130上、及び保護絶縁膜120上に導電膜を選択的に形成することにより、複数のバンプ、及び複数のバンプそれぞれをいずれかの電極パッド130に接続する複数の配線を形成する。そして複数のバンプコアを形成する工程において、多階調マスク50を使用して感光性樹脂膜210を1回のみ露光することにより、バンプコアの側面のうち配線に面する領域を、第1の直線と交わる領域より傾斜を緩やかにする。
【選択図】図1

Description

本発明は、樹脂製のバンプコアの上に導電膜を形成したバンプを有する半導体装置の製造方法及びマスクに関する。
半導体装置には、半導体装置を実装基板に実装するためにバンプが形成されている。半導体装置が有する回路は、このバンプを介して実装基板のランドなどの電極に接続する。近年は、バンプのコアを樹脂で形成し、このコアの上に導電膜を形成することによりバンプを形成する技術が開発されている。この技術において、バンプピッチを狭くし、かつバンプコアに対する導電膜の被覆性を維持するためには、バンプコアの電極パッド側の側面を他の側面より緩やかにすることが望ましい。
例えば特許文献1には、第1の樹脂層の上に、第1の樹脂層より面積が狭い第2の樹脂層を形成し、その後熱処理すると、バンプコアの電極パッド側の側面が他の側面より緩やかに形成される、と記載されている。
また特許文献2には、保護絶縁膜上に、第1の樹脂部と、第1の樹脂部より小さい第2の樹脂部とを形成し、熱処理時の流動性を利用してこれら2つの樹脂部を一体化することが記載されている。この文献には、第1の樹脂部の周囲のうち電極パッド側に第2の樹脂部を位置させると、バンプコアの電極パッド側の側面を他の側面より緩やかにすることができる、と記載されている。
特開2006−351873号公報 特開2007−019102号公報
しかし特許文献1に記載の技術では、第1の樹脂層と第2の樹脂層を別々に露光及び現像する必要がある。この場合、第1の樹脂層と第2の樹脂層の間でマスクずれに起因した位置ずれが生じてしまい、バンプコアの電極パッド側の側面を他の側面より緩やかに形成できないことがある。
また特許文献2に記載の技術では、バンプコアを形成するための樹脂は、熱処理時に流動性を有する必要がある。この場合、バンプコアを形成する樹脂が広がってしまい、バンプピッチを狭くすることが逆に難しくなることがある。
このように、樹脂製のバンプコアの上に導電膜を形成したバンプを有する半導体装置において、高い歩留まりでバンプピッチを狭くすることは難しかった。
本発明によれば、基板に複数の電極パッドを形成する工程と、
前記複数の電極パッド及びその周囲に、前記電極パッドそれぞれの上に位置する複数の開口を有する保護絶縁膜を形成する工程と、
前記保護絶縁膜上に感光性樹脂膜を形成する工程と、
前記感光性樹脂膜を露光及び現像することにより、前記保護絶縁膜上に、第1の直線に沿って複数のバンプコアを形成する工程と、
前記複数のバンプコア上、前記複数の電極パッド上、及び前記保護絶縁膜上に導電膜を選択的に形成することにより、複数のバンプ、及び前記複数のバンプそれぞれをいずれかの前記電極パッドに接続する複数の配線を形成する工程と、
を備え、
前記複数のバンプコアを形成する工程において、多階調マスクを使用して前記感光性樹脂膜を1回のみ露光することにより、前記バンプコアの側面のうち前記配線に面する領域を、前記第1の直線と交わる領域より傾斜を緩やかにする半導体装置の製造方法が提供される。
本発明によれば、バンプコアは、感光性樹脂膜を露光することにより形成されている。そしてこの露光に多階調マスクを用いることにより、バンプコアの側面のうち配線に面する領域を、第1の直線と交わる領域より傾斜を緩やかにしている。このため、露光は一回のみでよくなり、マスクずれによる誤差は生じない。従って、バンプコアの側面のうち傾斜させる領域を精度よく位置決めすることができる。このため、半導体装置の歩留まりを高くしつつ、バンプピッチを狭くすることができる。
本発明によれば、感光性樹脂膜を露光して、複数のバンプそれぞれのバンプコアを形成するためのマスクであって、
第1の直線に沿って設けられ、バンプコアを形成するための複数のパターンを有しており、
前記パターンは、
露光用の光を遮光する全遮光領域と、露光用の光を透過する全透過領域の組み合わせによって形成され
さらに前記全遮光領域と前記全透過領域の境界のうち前記第1の直線とは交わらない方向に延伸している部分に繋がっており、露光用の光を半透過する半透過領域を有しているマスクが提供される。
本発明によれば、半導体装置の歩留まりを高くしつつ、バンプピッチを狭くすることができる。
第1の実施形態に係る半導体装置の製造方法を示す断面図である。 第1の実施形態に係る半導体装置の製造方法を示す断面図である。 第1の実施形態に係る半導体装置の製造方法を示す断面図である。 図3(a)の状態における半導体装置の平面図である。 多階調マスクの構成を示す平面図である。 第2の実施形態に係る半導体装置の平面図である。 第3の実施形態に係る半導体装置の断面図である。 (a) は第4の実施形態に係る半導体装置の構成を示す断面図であり、(b)は本実施形態に用いる多階調マスクの構成を示す平面図である。 図8に示した半導体装置の平面図である。 第5の実施形態に係る半導体装置の構成を示す平面図である。 第5の実施形態に用いる多階調マスクの構成を示す平面図である。 第6の実施形態に係る半導体装置の構成を示す平面図である。 第6の実施形態に用いる多階調マスクの構成を示す平面図である。 第7の実施形態に係る半導体装置の構成を示す平面図である。 第7の実施形態に用いる多階調マスクの構成を示す平面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図1〜図3の各図は、第1の実施形態に係る半導体装置の製造方法を示す断面図である。この半導体装置の製造方法は、以下の工程を有している。まず、基板100に複数の電極パッド130を形成する。次いで、複数の電極パッド130及びその周囲に保護絶縁膜120を形成する。保護絶縁膜120は複数の開口122を有している。複数の開口122は、それぞれ互いに異なる電極パッド130の上に位置している。すなわち複数の開口122のそれぞれは、底部に電極パッド130が位置している。次いで、保護絶縁膜120上に感光性樹脂膜210を形成する。次いで、感光性樹脂膜210を露光及び現像することにより、保護絶縁膜120上に、第1の直線400(図4に図示:図1〜図3においては紙面手前から奥に伸びる方向)に沿って複数のバンプコア220を形成する。次いで、複数のバンプコア220上、複数の電極パッド130上、及び保護絶縁膜120上に導電膜を選択的に形成することにより、複数のバンプ200、及び複数のバンプ200それぞれをいずれかの電極パッド130に接続する複数の配線240(図3参照)を形成する。そして複数のバンプコア220を形成する工程において、多階調マスク50を使用して感光性樹脂膜210を1回のみ露光することにより、バンプコア220の側面のうち配線240に面する領域222を、第1の直線400と交わる領域224(図4参照)より傾斜を緩やかにする。感光性樹脂膜210は、例えば絶縁性を有しているが、導電性の粒子が混入されていてもよい。以下、詳細に説明する。
まず図1(a)に示すように、基板100にトランジスタなどの素子(図示せず)を形成し、さらに基板100に多層配線層110を形成する。多層配線層110の最上層に位置する配線層には、電極パッド130が形成される。次いで、多層配線層110上に保護絶縁膜120を形成する。次いで、保護絶縁膜120を選択的に除去することにより、開口122を形成する。開口122は電極パッド130上に位置しており、保護絶縁膜120から電極パッド130を露出している。
次いで、保護絶縁膜120上及び電極パッド130上に、感光性樹脂膜210を形成する。感光性樹脂膜210は、例えばフェノール樹脂、エポキシ樹脂、ポリイミド樹脂、アミノ樹脂、不飽和ポリエステル樹脂、ケイ素樹脂、又はアリル樹脂などの熱硬化性の樹脂である。
次いで図1(b)に示すように、多階調マスク50を用いて感光性樹脂膜210を一回のみ露光する。これにより、感光性樹脂膜210は、バンプコア220(図2参照)が形成される領域212を除いて露光され、変質層214になる。感光性樹脂膜210がポジ型である場合、多階調マスク50は、バンプコア220が形成される領域に、露光用の光を遮光する全遮光領域52と、露光用の光を半透過する半透過領域54を有する。半透過領域54は、バンプコア220のうち配線240が延伸する側に対応して設けられている。すなわち多階調マスク50は、バンプコア220の側面のうち配線に面する領域222(図2又は図4参照)に対応する領域の光の透過量が、バンプコア220の側面のうち第1の直線400と交わる領域224(図4参照)に対応する領域の光の透過量より多い。このため、感光性樹脂膜210のうち半透過領域54の下方に位置する領域、すなわちバンプコア220が形成される領域212のうち配線240が延伸する側は、上層が変質層214になる。
次いで図2(a)に示すように、感光性樹脂膜210を現像する。これにより、感光性樹脂膜210のうち変質層214は除去され、バンプコア220が形成される。この状態において、バンプコア220の側面のうち配線240が延伸する領域222は、略階段状の形状を有している。
次いで図2(b)に示すように、バンプコア220を熱処理することにより、バンプコア220を硬化させる。この工程においてバンプコア220の側面は変形する。上記したように、加熱前の状態において、バンプコア220の側面のうち配線240に面する領域222(図4参照)は階段状になっている。熱処理することにより、階段状の領域222の樹脂のうち表面近くに位置する部分が流動し、その結果、領域222はおおむね傾斜した平面形状になる。このため、領域222は、加熱後の状態において、他の領域と比較して傾斜が緩やかになる。
次いで図3(a)に示すように、バンプコア220上、保護絶縁膜120上、及び電極パッド130上に、導電膜、例えばAu膜を、例えばスパッタリング法により形成する。次いで導電膜上にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして導電膜をエッチングする。これにより、導電膜は選択的に除去され、バンプ200を形成する導電膜230、及び配線240が形成される。バンプ200はバンプコア220上に導電膜230を形成した構成である。配線240は、バンプ200の導電膜230から保護絶縁膜120上に延伸しており、バンプ200を電極パッド130に接続する。その後、レジストパターンを除去する。
この状態において、半導体装置は、保護絶縁膜120、保護絶縁膜120に形成された開口122、開口122の底面に位置している電極パッド130、保護絶縁膜120上に形成されたバンプ200、及び配線240を備えている。バンプ200は、バンプコア220及び導電膜230を有している。バンプコア220は、配線240に面する領域222が他の領域、例えば第1の直線400と交わる領域と比較して傾斜が緩やかになっている。導電膜230は、バンプコア220の少なくとも上面上に形成されている。配線240は、バンプ200の導電膜230と電極パッド130とを接続している。
その後、図3(b)に示すように、半導体装置を実装基板300にCOG(Chip On Glass)実装又はCOF(Chip On Film)実装する。半導体装置が液晶のドライバである場合、実装基板300はガラス基板又はCOFのベースフィルムである。この状態において、半導体装置のバンプ200は実装基板300の電極310に接続している。電極310は、例えばランドであるが、ランドに限定されない。
図4は、図3(a)の状態における半導体装置の平面図である。なお図3(a)は、図4のA−A´断面図である。図4に示すように、複数のバンプ200は、第1の直線400(図中上下方向)に沿って配置されている。そして配線240は、第1の直線400とは異なる第2の方向、例えば第1の直線400とは直交する方向(図中左右方向)に延伸している。そして複数のバンプ200は、互いに離れているが、互いに近接して配置されている。またバンプ200の導電膜230は、バンプコア220の側面のうち上記した第1の直線400が延伸している方向に向いている部分には形成されていない。
そしてバンプコア220の側面のうち、配線240に面する領域222は、第1の直線400と交わる領域224よりも傾斜が緩やかになっている。言い換えると、領域224の傾斜を急峻に保ちながら、領域222の傾斜を緩やかにすることができる。従って、第1の直線400に沿ってバンプコア220を狭ピッチで配置して、例えば互いに隣り合うバンプコア220の中心間距離を50μm以下にすることができる。また、領域222の傾斜が緩やかであるため、領域222において導電膜230が断線することを抑制できる。
図5は、多階調マスク50の構成を示す平面図である。多階調マスク50は、バンプコアを形成するための複数のパターンを有している。複数のパターンは、第1の直線400(図中上下方向)に沿って設けられている。各パターンは、露光用の光を透過する全透過領域56と、露光用の光を遮光する全遮光領域52との組み合わせによって形成されている。また各パターンは、露光用の光を半透過する半透過領域54を有している。半透過領域54は、全遮光領域52と全透過領域56の境界のうち、第1の直線400とは交わらない方向に延伸している部分に繋がっている。また半透過領域54の形成方法としては、遮光膜の材質を全遮光領域52と異ならせる方法、及び解像度以下のスリットを配置する方法など、複数ある。前者の場合、半透過領域54における光の透過量を調節する方法としては、半透過領域54における遮光膜の膜厚を調節する方法がある。また後者の場合、半透過領域54における光の透過量を調節する方法としては、解像度以下のスリットの密度を調節する方法がある。
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、多階調マスク50を用いて感光性樹脂膜210を一回のみ露光し、その後現像することによりバンプコア220を形成している。多階調マスク50は、バンプコア220のうち配線240が延伸する側に対応して、半透過領域54を有している。このため、露光を複数回行わなくても、バンプコア220の側面のうち配線に面する領域222を、第1の直線400と交わる領域224より傾斜を緩やかにすることができる。従って、バンプコア220の側面のうち傾斜させる領域を精度よく位置決めすることができる。このため、半導体装置の歩留まりを高くしつつ、バンプピッチを狭くすることができる。
図6は、第2の実施形態に係る半導体装置の平面図である。この半導体装置は、第1の直線400に沿った方向におけるバンプ200のピッチが狭く、隣り合うバンプコア220の下部が互いにつながっている点を除いて、第1の実施形態によって製造される半導体装置と同様の構成であり、図6のA−A´断面図は、図3(a)と同様になる。また、この半導体装置の製造方法も第1の実施形態と同様である。
本実施形態によっても、第1の実施形態と同様の効果を得ることができる。
図7は、第3の実施形態に係る半導体装置の断面図である。この半導体装置は、バンプコア220の一部が電極パッド130上に位置している点を除いて、第1の実施形態に係る半導体装置と同様の構成である。また本実施形態に係る半導体装置の製造方法は、第1の実施形態と同様である。
本実施形態によっても第1の実施形態と同様の効果を得ることができる。また、保護絶縁膜120に設けられた開口122の縁のうちバンプ200に面する領域を、バンプコア220で覆っている。このため、導電膜230及び配線240を構成する導電膜は、開口122の縁を直接跨ぐことはなく、バンプコア220の領域222上を延伸した後に直接電極パッド130上を延伸する。このため、導電膜230及び配線240を構成する導電膜に、開口122の縁に起因した段差が生じることが防止される。従って、この部分で導電膜230又は配線240が断線することを抑制できる。
図8(a)は、第4の実施形態に係る半導体装置の構成を示す断面図であり、図8(b)は本実施形態の半導体装置の製造に用いる多階調マスク50の構成を示す平面図である。図9は、図8(a)に示した半導体装置の平面図である。図8(a)は図9のB−B´断面図に相当している。この半導体装置は、一つの配線240に対して複数のバンプ200が設けられている点を除いて、第1の実施形態に係る半導体装置と同様の構成である。各バンプ200の大きさは、第1の実施形態にかかるバンプ200より小さい。すなわち本実施形態では、ひとつのバンプを複数の小さいバンプ200に分割した構成を有している。ただし図8及び図9においては、説明のため、バンプ200の大きさを第1の実施形態と略同じ大きさにしている。
複数のバンプ200及び電極パッド130は、同一直線状に沿って配置されている。そして複数のバンプ200は、導電膜230が一体に形成されている。すなわち複数のバンプ200の導電膜230は、一本の配線形状を有しており、配線240と一体の配線として形成されている。そしてバンプコア220の側面は、導電膜230と接する領域222,223が、いずれも第1の直線400(図中上下方向)と交わる領域224と比較して傾斜が緩やかになっている。バンプコア220の形状をこのようにするためには、図8(b)に示すように、多階調マスク50のうち領域223に対応する部分に、半透過領域54を追加すればよい。このとき、全遮光領域52は、平面視において、バンプコア220の頭頂部、及び領域222,223のうち頭頂部に隣接する領域に重なっている。そして半透過領域54は、領域222,223のうち全遮光領域52が形成されていない部分と重なる部分に設けられている。
本実施形態によっても第1の実施形態と同様の効果を得ることができる。また、ひとつのバンプを複数の小さいバンプ200に分割している。このため、バンプコア220の頭部の体積に対して、頭部の周囲に位置する空きスペースの体積が多くなる。従って、バンプ200を実装基板300の電極310に押し付けて接続するときに、バンプコア220の変形の自由度が大きくなる。このため、バンプ200と実装基板300の電極310との密着性が良くなり、バンプ200と電極310の接続信頼性を向上させることができる。
図10は、第5の実施形態に係る半導体装置の構成を示す平面図である。図11は、本実施形態の半導体装置の製造に用いる多階調マスク50の構成を示す平面図である。この半導体装置は、バンプ200のバンプコア220に溝216が形成されている点を除いて、第4の実施形態に係る半導体装置と同様の構成であり、図10のB−B´断面図は、図8(a)と同様になる。溝216は、バンプ200が並んでいる方向と略平行に延伸している。この半導体装置の製造方法は、図11に示すように、多階調マスク50において溝216に対応する領域に半透過領域54を設ける点を除いて、第4の実施形態に係る半導体装置の製造方法と同様である。
本実施形態によっても第4の実施形態と同様の効果を得ることができる。また、バンプコア220に溝216が形成されているため、バンプコア220の頭部の体積に対して、頭部の周囲に位置する空きスペースの体積がさらに多くなる。従って、バンプ200を実装基板300の電極310に押し付けて接続するときに、バンプコア220の変形量をさらに多くすることができる。
また、溝216はバンプ200が並んでいる方向と略平行、すなわちバンプ200の導電膜230と同じ方向に延伸している。スパッタリングなどの気相法により導電膜230を形成する場合、バンプコア220と保護絶縁膜120の境界部分、すなわちバンプコア220の裾の部分において、導電膜230の被覆性が低下する。溝216を形成していない場合、この被覆性が低下する領域が増大し、導電膜230の抵抗が増大する可能性がある。一部のバンプ200において導電膜230の抵抗が増大すると、最も電極パッド130から離れているバンプ200と電極パッド130との間の電気的な接続が安定しなくなる。これに対して本実施形態のように溝216を導電膜230と同じ方向に延伸させると、少なくとも溝216が形成されている領域においては導電膜230の被覆性が低下することが抑制される。従って、最も電極パッド130から離れているバンプ200と電極パッド130との間の電気的な接続を安定化することができる。また、溝216内の導電膜230は実装時にストレスを受けにくいため、導電膜230の他の部分に実装時のストレスに起因した断線が生じた場合でも、溝216内の導電膜230によって各バンプ200の電気的な接続を維持することができる。従って実装の信頼性をさらに高くすることができる。
図12は、第6の実施形態に係る半導体装置の構成を示す平面図である。図13は、本実施形態の半導体装置の製造に用いる多階調マスク50の構成を示す平面図である。この半導体装置は、一つの配線240に対してバンプ200が一つのみ形成されている点を除いて、第5の実施形態に係る半導体装置と同様の構成である。すなわちこの半導体装置は、図10において複数に分かれていたバンプ200が配線240ごとに一つにまとまり、かつバンプコア220に溝216が形成された構成を有している。溝216は、配線240の延伸方向と同一方向に延伸している。この半導体装置の製造方法は、図13に示すように、多階調マスク50において溝216に対応する領域に半透過領域54を設ける点を除いて、第1の実施形態に係る半導体装置の製造方法と同様である。
本実施形態によっても、バンプコア220に溝216が形成されているため、バンプコア220の頭部の体積に対して、頭部の周囲に位置する空きスペースの体積が多くなる。従って、バンプ200を実装基板300の電極310に押し付けて接続するときに、バンプコア220の変形量を多くすることができる。この場合、バンプ200と実装基板300の電極310との密着性が良くなるため、バンプ200と電極310の接続信頼性を向上させることができる。また第5の実施形態と同様に、溝216を導電膜230と同じ方向に延伸させているため、少なくとも溝216が形成されている領域においては導電膜230の被覆性が低下することが抑制される。従って、バンプ200のうち最も電極パッド130から離れている領域と電極パッド130との間の電気的な接続を安定化することができる。
図14は、第7の実施形態に係る半導体装置の構成を示す平面図である。図15は、本実施形態の半導体装置の製造に用いる多階調マスク50の構成を示す平面図である。この半導体装置は、溝216がさらに深くなってバンプコア220を分割している点を除いて、第5の実施形態に係る半導体装置と同様の構成であり、図14のB−B´断面図は、第4の実施形態と同様、すなわち図8(a)と同様になる。この半導体装置の製造方法は、図15に示すように、多階調マスク50において、溝216に対応する領域に半透過領域54ではなく全遮光領域56を設ける点を除いて、第5の実施形態に係る半導体装置の製造方法と同様である。
本実施形態によっても、第5の実施形態と同様の効果を得ることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えば上記した各実施形態では、多階調マスク50を全遮光領域52、半透過領域54、及び全透過領域56の3階調にしたが、半透過領域54をさらに多階調にして、連続的なグラデーションにしてもよい。
50 多階調マスク
52 全遮光領域
54 半透過領域
56 全透過領域
100 基板
110 多層配線層
120 保護絶縁膜
122 開口
130 電極パッド
200 バンプ
210 感光性樹脂膜
212 領域
214 変質層
216 溝
220 バンプコア
222 領域
223 領域
224 領域
230 導電膜
240 配線
300 実装基板
310 電極
400 第1の直線

Claims (6)

  1. 基板に複数の電極パッドを形成する工程と、
    前記複数の電極パッド及びその周囲に、前記電極パッドそれぞれの上に位置する複数の開口を有する保護絶縁膜を形成する工程と、
    前記保護絶縁膜上に感光性樹脂膜を形成する工程と、
    前記感光性樹脂膜を露光及び現像することにより、前記保護絶縁膜上に、第1の直線に沿って複数のバンプコアを形成する工程と、
    前記複数のバンプコア上、前記複数の電極パッド上、及び前記保護絶縁膜上に導電膜を選択的に形成することにより、複数のバンプ、及び前記複数のバンプそれぞれをいずれかの前記電極パッドに接続する複数の配線を形成する工程と、
    を備え、
    前記複数のバンプコアを形成する工程において、多階調マスクを使用して前記感光性樹脂膜を1回のみ露光することにより、前記バンプコアの側面のうち前記配線に面する領域を、前記第1の直線と交わる領域より傾斜を緩やかにする半導体装置の製造方法。
  2. 請求項1に記載の半導体装置の製造方法において、
    前記感光性樹脂膜はポジ型であり、
    前記多階調マスクは、前記バンプコアの側面のうち前記配線に面する領域に対応する部分の光の透過量が、前記バンプコアの側面のうち第1の直線と交わる領域に対応する部分の光の透過量より多い半導体装置の製造方法。
  3. 請求項1または2に記載の半導体装置の製造方法において、
    互いに隣に位置する前記バンプコアの中心間距離は、50μm以下である半導体装置の製造方法。
  4. 請求項1〜3のいずれか一つに記載の半導体装置の製造方法において、
    前記感光性樹脂膜は、フェノール樹脂、エポキシ樹脂、ポリイミド樹脂、アミノ樹脂、不飽和ポリエステル樹脂、ケイ素樹脂、又はアリル樹脂である半導体装置の製造方法。
  5. 請求項1〜4のいずれか一つに記載の半導体装置の製造方法において、
    前記複数のバンプコアは、下部が互いにつながっている半導体装置の製造方法。
  6. 感光性樹脂膜を露光して、複数のバンプそれぞれのバンプコアを形成するためのマスクであって、
    第1の直線に沿って設けられ、バンプコアを形成するための複数のパターンを有しており、
    前記パターンは、
    露光用の光を遮光する全遮光領域と、露光用の光を透過する全透過領域の組み合わせによって形成され
    さらに前記全遮光領域と前記全透過領域の境界のうち前記第1の直線とは交わらない方向に延伸している部分に繋がっており、露光用の光を半透過する半透過領域を有しているマスク。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120056051A (ko) * 2010-11-24 2012-06-01 삼성전자주식회사 반도체 패키지의 제조 방법 및 반도체 패키지
JP6219696B2 (ja) * 2013-11-27 2017-10-25 株式会社ジャパンディスプレイ 発光表示装置及び発光表示装置の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW324847B (en) * 1996-12-13 1998-01-11 Ind Tech Res Inst The structure of composite bump
US6250933B1 (en) * 2000-01-20 2001-06-26 Advantest Corp. Contact structure and production method thereof
JP2005062802A (ja) * 2003-07-28 2005-03-10 Advanced Display Inc 薄膜トランジスタアレイ基板の製法
JP2005101527A (ja) * 2003-08-21 2005-04-14 Seiko Epson Corp 電子部品の実装構造、電気光学装置、電子機器及び電子部品の実装方法
JP4281656B2 (ja) * 2004-09-22 2009-06-17 セイコーエプソン株式会社 電子部品の実装構造、電子部品の実装方法、電気光学装置および電子機器
JP4165495B2 (ja) * 2004-10-28 2008-10-15 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、回路基板、電気光学装置、電子機器
JP4221606B2 (ja) * 2005-06-28 2009-02-12 セイコーエプソン株式会社 半導体装置の製造方法
JP4235834B2 (ja) * 2005-07-12 2009-03-11 セイコーエプソン株式会社 半導体装置の製造方法
TWI317164B (en) * 2006-07-28 2009-11-11 Taiwan Tft Lcd Ass Contact structure having a compliant bump and a testing area and manufacturing method for the same
JP4353289B2 (ja) * 2007-08-20 2009-10-28 セイコーエプソン株式会社 電子デバイス及び電子機器
JP4645635B2 (ja) * 2007-11-02 2011-03-09 セイコーエプソン株式会社 電子部品
TWI397130B (zh) * 2008-06-10 2013-05-21 Chunghwa Picture Tubes Ltd 畫素結構的製作方法以及畫素結構
KR101237096B1 (ko) * 2008-08-21 2013-02-25 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판의 제조방법

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