KR100567537B1 - 반도체 소자의 금속배선 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 본 발명의 사상은 제1 금속배선이 형성된 제1 층간 절연막 상에 확산 방지막, 제2 층간절연막 및 캡핑막을 순차적으로 형성하는 단계, 상기 형성된 결과물의 제1 금속배선이 노출되도록 상기 캡핑막, 제2 층간 절연막 및 확산 방지막을 패터닝하여 비아홀을 형성하는 단계, 상기 비아홀이 형성된 결과물에 상기 제2 층간 절연막의 소정 표면이 노출되도록 상기 캡핑막, 제2 층간절연막의 소정 깊이를 패터닝하여 트렌치 패턴을 형성하는 단계, 상기 형성된 비아홀 및 트렌치 패턴이 형성된 결과물에 제1 세정 공정을 수행하여, 상기 비아홀의 입구 및 트렌치 패턴의 입구가 각각 넓어지도록 상기 비아홀 및 트렌치 패턴을 재형성하는 단계, 상기 재형성된 비아홀 및 트렌치 패턴에 제2 세정공정을 수행하는 단계 및 상기 제2 세정공정이 완료된 비아홀 및 트렌치 패턴에 확산 방지막 및 구리 시드층을 순차적으로 형성한 후 전기도금공정을 통해 구리층을 형성하여 비아 및 트렌치의 형성을 완료하는 단계를 포함한다.
금속 산화막, 듀얼 다마신 공정
Description
도 1 내지 도 4는 본 발명에 따른 반도체소자의 금속배선 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 제1 층간 절연막 12: 제1 금속배선
14: 확산 방지막 16: 제2 층간 절연막
18: 캡핑막 20: 확산 방지막
22: 구리 시드층 24: 구리층
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 더욱 상세하게는 듀얼 다마신 공정을 통해 형성하는 반도체소자의 금속배선 형성방법에 관한 것 이다.
일반적으로 다마 세정(dama cleaning)이란 차세대 금속 다층 배선기술에 적용되는 기술로, 일종의 비아 및 트렌치에 금속(contact metal)을 증착하기 전에 노출된 하부금속배선 상부에 형성되는 금속 산화막(metal oxide)을 제거하는 기술을 말한다.
상기 다마 세정은 DFE(Dual Frequency Etch)의 식각 공정, 즉, 활성화된 아르곤(Ar)입자의 금속 산화막 충돌에 의한 물리적인 방법과, 수소 라디칼(H2 radical)과 패턴 내부의 금속 산화막 성분과의 산화 환원 반응을 이용하는 화학적 방법 2단위 공정을 통해 금속산화막을 제거하는 것이다.
상기 DFE 공정 중 우선적으로 수행하는 물리적인 방법은 아르곤 가스를 소스가스로 하여 식각하는 스퍼터링 식각공정으로 진행되는 데, 이 스퍼터링 식각 공정시 아르곤 가스의 활성화는 100~ 300V의 바이어스 전압을 사용하게 된다.
그러나 상기 범위의 바이어스 전압에서 진행된 금속배선 형성전 세정공정 즉, 스퍼터링 식각공정의 물리적 방법과 상기 수소 라디컬을 사용하는 화학적 방법으로 인해, 하부에 형성된 제1 금속배선의 과도한 리세스(recess)를 초래하게 되고, 상기 금속배선의 리세스로 인해 형성된 금속물질은 부유하게 되어 비아홀 및 트렌치 패턴의 벽부에 재증착하게 된다.
따라서 이 재증착된 금속물질로 인해, 비아홀 및 트렌치 패턴의 종횡비(aspect ratio)는 증가하게 되고, 구리물질 매립 전 증착되는 확산 방지막의 증착특성을 저하시키게 되고, 이로 인해 확산 방지막과 층간 절연막의 접착력을 취약하게 한다.
따라서 비아홀 및 트렌치 패턴에 잔류하는 금속 물질로 인해, 소자 특히 금속배선의 신뢰성을 급격히 감소시키는 원인을 초래하게 되는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 비아 및 트렌치 형성 식각 후 비아홀 및 트렌치 패턴 내부에 잔존하는 금속 물질 및 부유하는 금속이온의 제거를 용이하게 함으로써, 비아 및 트렌치 즉, 금속배선의 신뢰성을 우수하게 하는 반도체소자의 금속배선 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 제1 금속배선이 형성된 제1 층간 절연막 상에 확산 방지막, 제2 층간절연막 및 캡핑막을 순차적으로 형성하는 단계, 상기 형성된 결과물의 제1 금속배선이 노출되도록 상기 캡핑막, 제2 층간 절연막 및 확산 방지막을 패터닝하여 비아홀을 형성하는 단계, 상기 비아홀이 형성된 결과물에 상기 제2 층간 절연막의 소정 표면이 노출되도록 상기 캡핑막, 제2 층간절연막의 소정 깊이를 패터닝하여 트렌치 패턴을 형성하는 단계, 상기 형성된 비아홀 및 트렌치 패턴이 형성된 결과물에 제1 세정 공정을 수행하여, 상기 비아홀의 입구 및 트렌치 패턴의 입구가 각각 넓어지도록 상기 비아홀 및 트렌치 패턴을 재 형성하는 단계, 상기 재형성된 비아홀 및 트렌치 패턴에 제2 세정공정을 수행하는 단계 및 상기 제2 세정정이 완료된 비아홀 및 트렌치 패턴에 확산 방지막 및 구리 시드층을 순차적으로 형성한 후 전기도금공정을 통해 구리층을 형성하여 비아 및 트렌치의 형성을 완료하는 단계를 포함한다.
상기 제1 세정공정은 10~ 50V 정도의 바이어스 전압, 아르곤 가스를 소스 가스로 스퍼터 식각공정인 것이 바람직하고, 상기 재형성된 비아홀 및 트렌치 패턴은 Y형의 구조를 갖도록 하는 것이 바람직하고, 상기 제2 세정공정은 수소 라디컬을 이용한 반응 세정인 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 4는 본 발명에 따른 반도체소자의 금속배선 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 제1 금속배선(12)이 형성된 제1 층간 절연막(10) 상에 확산 방지막(14), 저유전막질로 형성된 제2 층간 절연막(16) 및 캡핑막(18)을 순차적으로 형성한다.
도 2를 참조하면, 상기 형성된 캡핑막(18) 상부에 비아홀을 정의하기 위한 제1 포토레지스트 패턴(미도시)을 형성한 후 이 패턴을 식각 마스크로 하부의 캡핑막(18), 제2 층간 절연막(16) 및 확산 방지막(14)까지 식각하여 비아홀(VH)을 형성한다. 상기 제1 포토레지스트 패턴(미도시)을 제거한 후 트렌치 패턴을 정의하기 위한 제2 포토레지스트 패턴(미도시)을 형성한 후 이 패턴을 식각 마스크로 하부의 캡핑막(18), 제1 층간 절연막(16)의 소정 깊이까지 식각하여 트렌치 패턴(TP)을 형성한다. 이때, 상기 비아홀(VH) 및 트랜치 패턴(TP)을 형성하기 위한 상기 식각 공정시 발생된 잔류물이 제1 금속배선(12)의 상부에 증착되고 또한 상기 식각공정시 금속표면이 반응하여 금속 산화막(18a)을 형성하게 되는 데, 이 금속 산화막과 폴리성 잔류물들은 제1 금속배선(12)과 상기 형성된 비아홀 및 트렌치 패턴의 매립으로 형성될 제2 금속배선의 특성을 열화시키기 때문에 세정공정 등을 통해 제거되어야 한다.
도 3을 참조하면, 상기 공정시 발생된 금속 산화막을 제거하는 세정공정은 제1 세정 공정과 제2 세정 공정으로 나눠 진행한다. 상기 제1 세정 공정은 아르곤 가스를 소스 가스로 하는 스퍼터(sputter)식각 공정으로 진행하는 데, 이때, 상기 스퍼터 식각 공정시 바이어스 전압을 낮게 즉, 10~ 50V 정도로 하여 상기 제1 세정공정을 진행하는 데, 이는 상기 형성된 비아홀 및 트렌치 패턴에 도 3에 도시된 A 와 같은 마면(facet)을 갖게 하여 비아홀 및 트렌치 패턴의 프로파일을 Y형의 구조로 변형시키게 한다. 다시 말해, 종래 기술의 스퍼터 식각시 사용되는 바이어스 전압 즉, 100~ 300V일 때는 Ar 이온의 직진성이 강화되어 비아홀 및 트렌치 패턴의 측벽 식각이 이루어지지 않아, 버티컬한 프로파일을 갖게 되지만, 본 발명의 스퍼터 식각시 사용되는 바이어스 전압 즉 10~ 50V일 때는 Ar 이온의 직진성이 약화되어 비아홀 및 트렌치 패턴의 측벽 식각이 이루어지게 되어, Y 형의 구조로 변형시키게 된다.
이 변형된 비아홀 및 트렌치 패턴의 프로파일 즉, Y형의 비아홀 및 트렌치 패턴은 상기 패턴의 종횡비(aspect ratio)를 개선할 수 있기 때문에 제2 세정공정 이후 비아홀 및 트렌치 패턴에 매립되는 확산 방지막(20)의 증착특성을 개선할 수 있고, 또한 제1 금속배선(12)에서의 리세스를 줄여 비아홀(VH) 측벽에 금속물질의 재증착 양을 감소시킬 수 있으므로 층간 절연막(16)과 이후 형성될 확산 방지막(20)의 접착력을 개선시킬 수 있다.
또한, 확산 방지막(20)의 증착특성이 개선되면, 이어서 형성될 구리 시드층(22)의 증착정도를 향상시킬 수 있으므로 전기 도금에 의한 구리배선 형성시에 비아홀 및 트렌치 패턴 매립을 용이하게 할 수 있다. 특히 아르곤 가스를 이용한 제1 세정공정을 통해 형성된 상기 Y형의 구조는 트렌치 패턴 및 비아홀의 입구를 확장할 수 있으므로 구리물질의 매립정도를 개선할 수 있고, 제2 세정 공정시 비아홀 바텀이 세정될 가능성이 증가하게 되므로 비아홀 바텀에 형성된 금속 산화막(18a)의 제거를 용이하게 할 수 있다.
이어서, 상기 제1 세정 공정을 통해 변형된 비아홀 및 트렌치 패턴에 제2 세정 공정을 진행한다. 이 제2 세정 공정은 수소 라디컬을 이용하여 남아있는 금속 산화막(18a)과의 반응 세정을 진행하게 되는 데, 이러한 반응 세정은 주입하는 수소 라디컬과 노출된 제1 금속배선(12) 상에 형성된 금속 산화막(18a)과의 산화 환원 과정을 통해 금속 산화막이 금속으로 환원된다.
도 4를 참조하면, 상기 제2 세정 공정이 완료된 트렌치 패턴(TP) 및 비아홀(VH)의 벽면에 확산 방지막(20) 및 구리 시드층(22)을 순차적으로 형성하고, 상기 확산 방지막(20) 및 구리 시드층(22)이 형성된 결과물에 전기 도금법으로 구리층을 형성하여 평탄화 공정을 수행함으로써, 비아 및 트렌치로 형성된 제2 금속배선의 형성을 완료한다. 한편, 상기 평탄화 공정시 식각 정지막(20)을 모두 식각하여 트렌치 패턴의 마면층이 제거되도록 한다.
본 발명에 의하면, 저바이어스 전압에 의해 수행되는 스퍼터 식각의 제1 세정공정 및 수소 라디컬을 통한 이온반응성식각의 제2 세정공정을 순차적으로 수행함으로써, 비아 및 트렌치 형성 식각 후 비아홀 및 트렌치 패턴 내부에 잔존하는 금속 산화막 및 부유하는 금속 이온의 제거를 용이하게 하여 비아 및 트렌치 즉, 금속배선의 신뢰성을 우수하게 하는 효과가 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 저바이어스 전압에 의해 수행되는 스퍼터 식각의 제1 세정공정 및 수소 라디컬을 통한 이온반응성식각의 제2 세 정공정을 순차적으로 수행함으로써, 비아 및 트렌치 형성 식각 후 비아홀 및 트렌치 패턴 내부에 잔존하는 금속 산화막 및 부유하는 금속 이온의 제거를 용이하게 하여 비아 및 트렌치 즉, 금속배선의 신뢰성을 우수하게 하는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
Claims (4)
- 제1 금속배선이 형성된 제1 층간 절연막 상에 확산 방지막, 제2 층간절연막 및 캡핑막을 순차적으로 형성하는 단계;상기 형성된 결과물의 제1 금속배선이 노출되도록 상기 캡핑막, 제2 층간 절연막 및 확산 방지막을 패터닝하여 비아홀을 형성하는 단계;상기 비아홀이 형성된 결과물에 상기 제2 층간 절연막의 소정 표면이 노출되도록 상기 캡핑막, 제2 층간절연막의 소정 깊이를 패터닝하여 트렌치 패턴을 형성하는 단계;상기 형성된 비아홀 및 트렌치 패턴이 형성된 결과물에 저전압 스퍼터링 공정을 수행하여, 상기 비아홀의 입구 및 트렌치 패턴의 입구가 각각 넓어지도록 상기 비아홀 및 트렌치 패턴을 재형성하는 단계;상기 재형성된 비아홀 및 트렌치 패턴에 수소 라디컬을 이용한 세정공정을 수행하는 단계; 및상기 제2 세정정이 완료된 비아홀 및 트렌치 패턴에 확산 방지막 및 구리 시드층을 순차적으로 형성한 후 전기도금공정을 통해 구리층을 형성하여 비아 및 트렌치의 형성을 완료하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
- 제1 항에 있어서, 상기 저전압 스퍼터링 공정은10~ 50V 정도의 바이어스 전압, 아르곤 가스를 소스 가스로 스퍼터 식각공정인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1 항에 있어서, 상기 재형성된 비아홀 및 트렌치 패턴은Y형의 구조를 갖도록 하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 삭제
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| KR1020030074775A KR100567537B1 (ko) | 2003-10-24 | 2003-10-24 | 반도체 소자의 금속배선 형성방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020030074775A KR100567537B1 (ko) | 2003-10-24 | 2003-10-24 | 반도체 소자의 금속배선 형성방법 |
Publications (2)
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020030074775A KR100567537B1 (ko) | 2003-10-24 | 2003-10-24 | 반도체 소자의 금속배선 형성방법 |
Country Status (1)
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2003
- 2003-10-24 KR KR1020030074775A patent/KR100567537B1/ko active IP Right Grant
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| Publication number | Publication date |
|---|---|
| KR20050039338A (ko) | 2005-04-29 |
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