KR20050040418A - 반도체소자의 금속배선 형성방법 - Google Patents

반도체소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 본 발명의 사상은 매몰 콘택이 형성된 제1 층간 절연막 상에 확산 방지막 및 제2 층간 절연막을 순차적으로 형성하는 단계, 상기 형성된 결과물의 매몰 콘택이 노출되도록 상기 제2 층간 절연막 및 확산 방지막을 패터닝하여 비아홀을 형성하는 단계, 상기 비아홀이 형성된 결과물에 상기 제2 층간 절연막의 소정 표면이 노출되도록 상기 제2 층간 절연막의 소정 깊이를 패터닝하여 트렌치 패턴을 형성하는 단계, 상기 형성된 비아홀 및 트렌치 패턴이 형성된 결과물에 제1 세정 공정을 수행하는 단계, 상기 제1 세정 공정이 완료된 결과물에 제2 세정 공정을 수행하는 단계 및 상기 제2 세정 공정이 완료된 비아홀 및 트렌치 패턴에 확산 방지막 및 구리 시드층을 순차적으로 형성한 후 전기도금공정을 통해 구리층을 형성하여 비아 및 트렌치의 형성을 완료하는 단계를 포함한다.

Description

반도체소자의 금속배선 형성방법{Method of forming metal line in semiconductor devices}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체소자의 금속배선 형성방법에 관한 것이다.
종래 기술에 따른 반도체 소자의 금속배선 형성 공정시, 비아홀 퍼스트(via hole first) 방식을 통한 듀얼 다마신 공정을 주로 사용하는 데, 구리가 매립된 비아 및 트렌치 형성시에는 소자의 RC 딜레이(delay)를 최소화하기 위해 트렌치 패턴 형성을 위한 식각 공정시 식각정지막이 없는 상태에서 공정을 진행하는 방법이 널리 사용된다.
이와 같이 진행된 트렌치 패턴 형성을 위한 식각 공정 후 비아홀의 탑(top)부분에는 식각 정지막이 없는 상태의 저유전막질로 형성된 층간 절연막이 노출된다.
이 노출된 층간절연막은 저유전막질의 소수성 성질로 인해 이후 진행되는 공정시 발생하는 파티클에 취약한 특성, 즉, 친수성 표면성질에 비하여 층간절연막 표면에 파티클이 잔류할 수 있는 가능성이 높아진다.
또한, 노출된 제2 층간 절연막은 견고하지 않기 때문에 이후 비아홀 및 트렌치 패턴 형성 공정 후 수행되는 메몰콘택의 세정 공정시 과도한 제2 층간 절연막의 패시팅(faceting)으로 인해 비아홀 및 트렌치 패턴 영역에 다량의 파티클이 발생할 수 있다.
따라서 상기 공정을 통해 형성된 파티클은 반도체 소자가 고집적화 될수록 소자의 신뢰성저하를 가져올 뿐 아니라 상기 파티클로 인해 야기된 상기 패턴의 스텝 커버리지(step coverage)특성 저하로 인한 비아 저항 증가 및 비아 보이드와 같은 문제가 유발될 수 있으므로 이를 제거하고자 하는 기술들이 요구되고 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 비아 퍼스트 방식을 통한 듀얼 다마신 공정시 발생하는 파티클을 효과적으로 제거할 수 있는 반도체 소자의 금속배선 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 매몰 콘택이 형성된 제1 층간 절연막 상에 확산 방지막 및 제2 층간 절연막을 순차적으로 형성하는 단계, 상기 형성된 결과물의 매몰 콘택이 노출되도록 상기 제2 층간 절연막 및 확산 방지막을 패터닝하여 비아홀을 형성하는 단계, 상기 비아홀이 형성된 결과물에 상기 제2 층간 절연막의 소정 표면이 노출되도록 제2 층간 절연막의 소정 깊이를 패터닝하여 트렌치 패턴을 형성하는 단계, 상기 형성된 비아홀 및 트렌치 패턴이 형성된 결과물에 제1 세정 공정을 수행하는 단계, 상기 제1 세정 공정이 완료된 결과물에 제2 세정 공정을 수행하는 단계 및 상기 제2 세정 공정이 완료된 비아홀 및 트렌치 패턴에 확산 방지막 및 구리 시드층을 순차적으로 형성한 후 전기도금공정을 통해 구리층을 형성하여 비아 및 트렌치의 형성을 완료하는 단계를 포함한다.
상기 제1 세정 공정은 Ar 가스를 통해 수행하는 것이 바람직하다.
상기 제2 세정 공정은 Ar 및 N2 가스가 혼합된 가스가 저온에서 가스와 액상상태로 분사되면서 동시에 기화되어 세정되는 에어로졸 크리닝 공정을 통해 수행하는 것이 바람직하다.
상기 제2 층간 절연막은 저유전막질로 형성하는 것이 바람직하다.
상기 제1 세정공정은 상기 제2 세정공정과 인시튜(in-situ)로 진행하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 4는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 매몰 콘택(12)이 형성된 제1 층간절연막(10) 상에 확산 방지막(14), 저유전막질로 형성된 제2 층간절연막(18)을 순차적으로 형성한다.
도 2를 참조하면, 상기 형성된 제 2 층간절연막(18) 상부에 비아홀을 정의하기 위한 제1 포토레지스트 패턴(미도시)을 형성한 후 이 패턴을 식각마스크로 제2 층간절연막(18) 및 확산방지막(14)까지 식각하여 비아홀(VH)을 형성한다. 상기 제1 포토레지스트 패턴(미도시)을 제거한 후 트렌치 패턴을 정의하기 위한 제2 포토레지스트 패턴(미도시)을 형성한 후 이 패턴을 식각마스크로 제2 층간절연막(18)의 소정깊이까지 식각하여 트렌치 패턴(TP)을 형성한다. 이때, 트렌치 패턴(TP) 상부와 비아홀의 탑(top)부분에는 제2 층간절연막(18)이 노출되는 데, 이 노출된 제2 층간절연막(18)은 저유전막질의 소수성 성질로 인해 이후 진행되는 공정에서 파티클이 유발하게 되며 또한, 노출된 제2 층간절연막은 견고하지 않기 때문에 이후 비아홀 및 트렌치 패턴 형성 공정 후 수행되는 세정 공정시 과도한 제2 층간절연막의 패시팅(faceting)으로 인해 비아홀 및 트렌치 패턴 영역에 다량의 파티클이 발생할 수 있다. 따라서 상기 공정시 발생된 파티클은 제거되어야 한다.
도 3을 참조하면, 상기 형성된 트렌치 패턴(TP) 및 비아홀(VH)을 가진 결과물에 제1 세정공정을 진행한다. 이 제1 세정공정은 이후 트렌치 패턴(TP) 및 비아홀(VH) 매립공정 이전에 상기 트렌치 패턴 및 비아홀 형성 공정시 발생된 구리산화박막(18)을 제거하는 공정으로 이 제1 세정공정은 Ar가스를 이용하여 수행한다. 한편, 제1 세정공정시 파티클들은 일부 제거되는 것이 있지만 대부분 트렌치패턴과 비아홀에 그대로 잔존하게 되며 또한 제 1세정공정시 제2 층간절연막의 식각으로 발생되는 파티클들은 공정챔버 내부에 잔존하고 있다가 다시 트렌치 패턴(TP) 및 비아홀(VH) 내부로 다시 이동하여 접착될 수 있으므로 이는 완전히 제거되어야 한다.
상기 파티클을 완전히 제거하기 위해서는 상기 제1 세정 공정이 완료된 결과물에 제2 세정공정을 수행한다. 이 제2 세정공정은 에어로졸 크리닝(aerosol cleaning)공정을 통해 수행하는 데, 이 공정을 통해 상기 제1 세정 공정 후 트렌치 패턴(TP) 및 비아홀(VH)로 재이동된 파티클을 완전히 제거한다. 상기 에어로졸 크리닝 공정은 Ar/N2 가스가 혼합된 가스가 저온에서 가스와 액상상태로 분사되면서 동시에 기화되어 트렌치 패턴(TP) 및 비아홀(VH)에 접착된 파티클을 분리시키게 된다. 상기 제2 세정공정은 상기 제1 세정공정과 인시튜(in-situ)로 진행한다. 상기 파티클이 완전히 제거됨으로써, 이후 증착될 확산 방지막(20)의 증착특성과 금속시드막(미도시)의 접착력이 향상되어, 금속층의 매립특성이 우수해질 수 있다.
도 4를 참조하면, 상기 제2 세정공정이 완료된 트렌치 패턴(TP) 및 비아홀(VH)의 벽면에 확산 방지막(20) 및 구리 시드층(22)을 순차적으로 형성하고, 상기 확산 방지막(20) 및 구리 시드층(22)이 형성된 결과물에 전기도금법으로 구리층(24)을 형성하여 평탄화 공정을 수행함으로써, 비아 및 트렌치 형성 공정을 완료한다. 상기 확산 방지막(20) 및 구리 시드층(22)의 증착도 상기 제2 세정공정이 진행된 공정챔버에서 인시튜로 진행되기 때문에, 확산 방지막(20)의 증착후 발생한 파티클의 제거공정도 수행할 수 있게 되어 구리층(24)과 확산 방지막(22)간의 접착특성도 향상시킬 수 있다.
본 발명에 의하면, 비아홀 및 트렌치 패턴 형성 후 제1 및 제2 세정 공정을 순차적으로 수행함으로써, 비아 퍼스트 방식을 통한 듀얼 다마신 공정 중, 식각정지막이 없는 상태에서 수행하는 트렌치 패턴 형성을 위한 식각 공정시 발생하는 파티클을 효과적으로 제거할 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 비아홀 및 트렌치 패턴 형성 후 제1 및 제2 세정 공정을 순차적으로 수행함으로써, 비아 퍼스트 방식을 통한 듀얼 다마신 공정 중, 식각정지막이 없는 상태에서 수행하는 트렌치 패턴 형성을 위한 식각 공정시 발생하는 파티클을 효과적으로 제거할 수 있게 되는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
도 1 내지 도 4는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 제1 층간 절연막 12: 매몰 콘택
14: 확산 방지막 16: 제2 층간 절연막
20: 확산 방지막 22: 구리 시드층
24: 구리층

Claims (5)

  1. 매몰 콘택이 형성된 제1 층간 절연막 상에 확산 방지막 및 제2 층간 절연막 을 순차적으로 형성하는 단계;
    상기 형성된 결과물의 매몰 콘택이 노출되도록 상기 제2 층간 절연막 및 확산 방지막을 패터닝하여 비아홀을 형성하는 단계;
    상기 비아홀이 형성된 결과물에 상기 제2 층간 절연막의 소정 표면이 노출되도록 상기 제2 층간 절연막의 소정 깊이를 패터닝하여 트렌치 패턴을 형성하는 단계;
    상기 형성된 비아홀 및 트렌치 패턴이 형성된 결과물에 제1 세정 공정을 수행하는 단계;
    상기 제1 세정 공정이 완료된 결과물에 제2 세정 공정을 수행하는 단계; 및
    상기 제2 세정 공정이 완료된 비아홀 및 트렌치 패턴에 확산 방지막 및 구리 시드층을 순차적으로 형성한 후 전기도금공정을 통해 구리층을 형성하여 비아 및 트렌치의 형성을 완료하는 단계를 포함하는 반도체 소자의 금속 배선 형성방법.
  2. 제1 항에 있어서, 상기 제1 세정 공정은
    Ar 가스를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  3. 제1 항에 있어서, 상기 제2 세정 공정은
    Ar 및 N2 가스가 혼합된 가스가 저온에서 가스와 액상상태로 분사되면서 동시에 기화되어 세정되는 에어로졸 크리닝 공정을 통해 수행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  4. 제1 항에 있어서, 상기 제2 층간 절연막은
    저유전막질로 형성하는 것을 특징으로 하는 반도체소자의 금속 배선 형성방법.
  5. 제1 항에 있어서, 상기 제1 세정공정은
    상기 제2 세정공정과 인시튜(in-situ)로 진행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
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