KR100432232B1 - 반도체 소자 제조 방법 및 그 반도체 소자 - Google Patents

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Abstract

레지스트 현상액은 집적 회로 칩 표면과 유전체 재료의 표면에 형성된 배선층과의 사이의 절연체로서 사용될 수 있는 실세스퀴옥산 재료와 같은 몇 가지 종류의 신종 유전체 재료를 침식할 수 있다. 반응 물질을 외부에서 공급하거나 또는 유전체 재료로부터 유리시키는 레지스트 스트립핑 공정 또는 에칭 공정을 수행함으로써, 그 에칭 공정의 중간 물질로서 극히 얇은 표면 보호막이 형성되는데, 이 보호막은 레지스트 현상액 또는 유동성 산화물 물질을 손상시킬 수 있는 여러 가지 다른 종류의 물질에 대하여 불투과성이다. 따라서, 강한 접속부 및 비아를 칩에 형성하는 이중 다마신 공정(dual Damascene process)이 특히 유전율이 낮은 신종 유전체에도 양립 가능하게 되어, 도체 용량의 최소화, 신속한 신호 전파, 그리고 심지어 도체가 상호 근접하게 배치되어 있는 경우의 잡음 여유도의 향상을 뒷받침할 수 있다.

Description

반도체 소자 제조 방법 및 그 반도체 소자 {INTERIM OXIDATION OF SILSESQUIOXANE DIELECTRIC FOR DUAL DAMASCENE PROCESS}
본 발명은 일반적으로 말하면 집적회로 제조 방법에 관한 것으로서, 보다 구체적으로 말하면 신종 절연재 위에 강한 도전성 구조(robust conductive structure)를 형성하는 방법에 관한 것이다.
집적밀도의 향상과 함께, 성능 및 제조 경제적 측면에서의 향상은, 집적회로 설계에 있어서의 특징부 치수를 극소화하고 간격을 조밀하게 하는 디자인 룰의 사용으로 이어졌다. 집적회로에 내장되는 소자간 접속 길이가 감소되면 일반적으로 신호 전파 시간이 단축되고 잡음여유도(雜音餘裕度)(noise immunity)가 향상된다. 그러나, 집적회로의 치수가 더욱 소형화하는 디자인 룰에 맞춰짐에 따라, (단면적의 감소에 기인한) 저항 상승 및 (접속 근접도 향상에 기인한) 용량의 상승으로 말미암아 배선지연시간 단축 효과(reductions in wiring delays)가 감소된다. 이러한 효과는 오로지 도체의 저항율 및/또는 절연체의 유전율을 낮춤으로써 개선될 수 있다. 따라서, 유전율이 낮은 신종 유전체 재료가 개발되어 집적회로의 제조에 사용되고 있다.
이제 광범위하게 사용되고 있는 특히 유전율이 낮은 그러한 신종 유전체 재료 중에는 몇 가지 종류의 실세스퀴옥산(silsesquioxane)(이하, SSQ) 재료가 있는데, 이들 재료는 도포의 용이성 때문에 특히 바람직하고, 통상 도포되는 스핀 온 그라스 및 갭 충전 품질(spin-on glass and gap filling qualities)의 본질상 더욱 바람직하다. 상당한 내부 응력을 수반할 수도 있는 반도체 재료 중의 결정 격자의 전위(轉位) 및 균열의 전파 가능성을 감소시키기 위해서는 갭을 충전하는 것이 중요하다.
적합한 SSQ 재료는 상업적으로 입수 가능한 중합체 재료인데, 한정하는 것은 아니지만, 이들 중합체 재료 중 하나는 주로 수소 실세스퀴옥산(HSiO3/2)으로서, 이 재료는 때로 약어로 HSSQ 또는 HSQ라 불린다. 때때로 채용되는 관련 재료로는 HSQ에 있어서의 수소 대신에 메틸기가 치환되어 있는 메틸 실세스퀴옥산(MSSQ 또는 MSQ)이 있다. 이들 재료는 가교 산소 원자(bridging oxygen atoms)가 분자들 사이에 공유되는 구조를 형성한다. 가교 산소 원자들은 유전율이 낮기는 하지만 응력을 받고 있어서 많은 종류의 화학 물질에 의해 침식되거나 또는 비교적 미세한 물리적 충격에도 균열이 신속하게 전파되게 할 수 있다. 그러한 이유 때문에, 비보호 SSQ 재료는 고해상도의 리소그래피 공정을 뒷받침할 양호한 평탄화 특성을 나타내기는 하지만, 일반적으로는 박막층을 형성하기에 적합하지 않은 것으로 받아들여지고 있다. 예를 들면, 미국 특허 제5,818,111호는 HSQ가 비교적 무르다는 것을 감안하여, 다층 유전체 적층체를 형성하기 위하여 HSQ 층과 보호용 이산화 규소층이 번갈아 배치되는 구조를 제안하고 있다.
전술한 다마신 처리 공정은 전기적으로 무결성(無缺性)의 우수하고 강한 접속부들을 매우 작은 치수 및 조밀한 간격으로 기계적으로 형성하는 데에 특히 유용한 잘 알려진 익숙한 기술이다. 기본적으로, 다마신 공정은 유전체 재료의 표면에 홈 또는 리세스를 형성하고, 이어서 그 홈 또는 리세스를 충전하기에 충분한 두께의 금속층을 증착하여 원하는 형상의 도체를 형성한다. 그 금속층은 후에 가령 폴리싱(polishing)과 같은 어떤 공지된 공정에 의하여 유전체의 본래의 표면까지 평탄화함에 의해 용이하게 패터닝된다. 그렇게 형성된 구조는 (금, 알루미늄, 텅스텐 또는 구리와 같은 재료로 제조될 수 있는) 접속부의 바닥 및 측부에서 금속을 충분히 지지하며, 따라서 금속의 이동, 손상 등에 대하여 저항성을 갖는다. 홈이나 리세스를 형성하면, 또한 금속층을 직접 패터닝함에 의해서 얻을 수 있는 것 보다 더 정밀하고 규칙적으로 패턴 에지(pattern edges)를 형성할 수 있다.
그러나, 실질적으로 완성된 칩 위의 유전체층에 도체를 형성하는 경우, 상호 접속부(interconnect) 패턴 및 칩상의 소자에 대한 전술한 비아 형태의 접속부를 각각 형성하는 데에는 두 가지 패터닝 공정이 필요하다. 이들 두 가지 패터닝 공정과 후속되는 금속 증착 및 평탄화 공정을 총괄해서 이중 다마신(dual Damascene) 공정이라 부른다.
그러나, 대부분의 SSQ 재료는 일반적으로 pH가 높은 대부분의 리소그래피레지스트 현상액에 의해 쉽게 침식된다. 게다가, SSQ 재료가 레지스트 현상액에 의해서 침식되는 경우, 제거될 수 있는 재료의 양을 쉽게 조절할 수 없으며 레지스트 패턴에 언더컷(undercut)을 발생시킬 수도 있다. 그러므로, SSQ가 에칭되는 경우, 심지어 에칭액을 잘 조절하더라도 결과적인 비아의 형상이 심하게 찌그러질 수 있으며, 비아들은 칩을 전체에 걸쳐 균일성이 떨어지게 되고, 가능하게는 비아들이 불균일 하여 접속부를 형성할 칩에 있는 구조들과 신뢰성 있게 일치되지 않는다.
SSQ 재료의 표면을 다른 유전체와 같은 부가적인 재료층으로 보호하는 것은 가령 몇몇 반도체 구조에 있어서 이중 다마신 공정으로 접속 비아를 형성하는 데에는 실용적이지 못하다. 달리 SSQ 재료를 보호하는 데에 실질적으로 적합한 재료라면, 그것은 SSQ의 그것보다 유전율이 더 높을 것이고 매우 얇은 박막층으로도 용량이 임계적일 수 있는 위치에서 용량을 상승시키게 될 것이며, 또 가능하게는 에칭액 및/또는 레지스트 패턴에 따라 제거할 추가의 에칭 공정을 필요로 할 수 있다. 추가로, 에칭된 부분[예컨대, 트렌치(trench) 또는 홈]에 보호층을 증착하면, SSQ 층의 본래의 표면에 보호층이 증착될 수도 있으나, SSQ 재료를 채용하여 그 트렌치나 홈에 형성한 어떤 도전성 구조의 낮은 용량에 악영향을 미칠 뿐만 아니라 추가의 공정 단계들을 필요로 하게 된다.
레지스트의 사용 개념은 레지스트 패턴이 충분히 형성될 때까지는 하부 재료가 레지스트의 처리 및 현상에 의해 영향을 받지 않게 된다고 하는 가정에 기초를 두고 있음은 물론이다. 레지스트 현상액이 SSQ 재료를 제거하는 것은 산소에 의한 약한 공유 결합을 깨트리는 작용일 것이기 때문에, SSQ 재료를 침식시키지 않는 현상액을 찾기가 쉽지 않다. 따라서, 현재의 당업계의 상황에서, 다층의 레지스트층을 사용하는 공정은 전술한 문제를 감소시키는 것과 관련하여 중대한 이점을 제공하지 않을 것이다.
요약하자면, 금속화 상호 접속부(interconnection metallization)의 하층을 형성하거나 그 접속부를 지지하도록 HSQ 또는 MSQ를 사용하면, 단지 생산 수율에 영향을 미칠 가능성이 있기는 하지만, 이중 다마신 공정을 사용하여 도체 및 비아를 형성할 수 있다. 표면에 도포된 접속부를 덮는 갭 충전 재료로 SSQ 재료를 사용할 수 있으나, 그렇게 해서는 전술한 다마신 접속부의 장점을 얻을 수 없다. 일련의 패터닝 에칭 단계를 필요로 하는 공정, 가령 이중 다마신 공정에서의 SSQ 재료와 레지스트 현상액 간의 근본적인 비양립성(incompatibility)을 회피하기 위한, 특히 SSQ 재료의 낮은 유전율이 특히 임계적인 고밀도 집적회로의 미세 피치의 디자인 룰을 수용하기 위하여 사용 가능한 기술은 없다.
그러므로, 본 발명의 목적은 초기에 마련된 보호막이 제거되었을 에칭 특징부에 SSQ 재료 보호 목적의 추가적인 보호층을 증착함이 없이, 레지스트를 패터닝하는 동안에 SSQ 유전체 재료를 현상 용액에 의한 침식으로부터 보호하는 방법을 제공하는 것이다.
본 발명의 다른 한 가지 목적은 칩에 있는 소자들간의 강한 상호 접속부가 SSQ 유전체 재료의 사용과 부합하고 생산 수율이 높은 이중 다마신 공정에 의해 형성될 수 있는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 저렴한 비용으로 이중 다마신 도체를 형성하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 추가적인 공정 단계 (및 변형) 그리고 그와 관련된 비용을 회피하기 위하여, 다른 필요한 단계들의 부산물로서 이중 다마신 처리 공정중에 SSQ 유전체 재료를 보호하는 것이다.
도 1 및 도 2는 집적회로 칩의 일부의 이중 다마신 공정(dual Damascene process)의 초기 단계를 보여주는 단면도.
도 3은 본 발명을 행하지 않은 레지스트 현상(現像)(resist development)의 효과를 보여주는 이중 다마신 공정에 있어서의 집적회로 칩의 일부의 비아 레지스트 처리 공정(via resist processing)을 보여주는 단면도.
도 4 및 도 5는 본 발명을 행하는 과정 및 그 결과 얻어지는 SSQ 유전체의 보호를 설명하는 집적회로 칩의 일부의 단면도.
도 6은 본 발명에 따라 완성된 다마신 도체 및 비아(via)의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
12 : 칩
14 : SSQ 유전체층
16 : 박막 산화물층
18 : 레지스트층
22 : 리세스
24 : 레지스트층(비아 레지스트층)
25 : 비아
26 : 개구부
27 : 비아
28' : 언더컷
40 : 보호막
50 : 비아 레지스트
52 : 개구부
60 : 비아 구조
전술한 목적 및 기타의 목적을 달성하기 위하여, 본 발명은 재료의 표면에 레지스트를 증착한 후 부분적으로 제거하여 레지스트 패턴을 형성하는 제1 레지스트 패턴 형성 단계와; 상기 레지스트 패턴을 따라 상기 재료의 일부를 제거하는 제1 제거 단계로서, 상기 재료가 제거됨에 따라 이 재료의 노출된 표면에는, 후속의 제2 레지스트 패턴 형성 단계에서 레지스트를 부분적으로 제거하기 위하여 사용되는 물질에 대하여 비반응성인 박막이 상기 재료 제거 과정의 중간 생성물로서 형성되는 것인 제1 제거 단계와; 상기 중간 생성물 박막의 표면 위에 레지스트를 증착한 후 부분적으로 제거하여 추가의 레지스트 패턴을 형성하는 제2 레지스트 패턴 형성 단계와; 상기 추가의 레지스트 패턴을 따라 상기 박막의 일부를 제거함과 아울러 상기 재료를 추가로 제거하는 제2 제거 단계를 포함하는 것인 반도체 소자 제조 방법을 제공한다.
본 발명의 다른 한 가지 태양에 따라, 실세스퀴옥산 재료층과, 이 실세스퀴옥산 재료층의 표면에 있는 홈에 형성된 다마신 도체와, 상기 실세스퀴옥산 재료층을 관통하여 연장하고 상기 홈 내에서 다마신 도체 아래에 배치된 비아, 그리고 상기 홈 내의 실세스퀴옥산 재료층의 산화된 표면을 포함하는 반도체 소자가 제공된다.
이제 도면, 특히 도 1을 참조하면, 이 도면에는 트랜지스터, 캐패시터와 같은 디바이스를 구비한 집적회로 칩(12), 그 위에 형성된 하부 접속부(underlying connections)(도시되지 않음), SSQ 유전체층(14)(이하, 단지 ‘SSQ 층’이라고도 약칭함), 박막 산화물 유전체층(16)(이하, 단지 ‘산화물층’이라고도 약칭함) 및 패터닝된 레지스트층(18)을 구비하는 구조(10)의 표면에 도체를 형성하는 이중 다마신 처리 공정의 초기 단계가 횡단면도로 도시되어 있다. 도 1 내지 도 3이 동일한 축적으로 도시되어 있지 않으며, 명확성을 기하기 위하여 몇몇 영역이 비율에 맞지 않게 확대 도시되어 있음을 이해해야 한다. 도 1 및 도 2는 잘 알려진 이중 다마신 공정의 초기 단계를 보여주고 있고 도 3은 본 발명을 행하지 않은 레지스트 현상의 결과를 예시하고 있지만, 도 1 내지 도 3의 어떤 부분도 본 발명과 관련하여 선행 기술인 것으로 인정되지는 않는다는 것도 또한 이해해야 한다.
도 1은 접속부가 형성될 위치에 개구부를 형성하기 위하여 레지스트층(18)을 사전 증착(prior deposition), 처리(예컨대, 건조), 노광 및 현상(現像)을 행하는 것을 나타내고 있다. 도시된 레지스트층과 금속층은 SSQ 층(14) 및 박막 산화물층(16)과 함께 임의의 레벨에 있는 임의의 층을 대표적으로 제시한 것으로 이해하여야 하며, 복수의 이러한 층들[예컨대, SSQ 층(14) 및 산화물층(16)]의 그룹이 이러한 종류의 다른 층들상에 형성된 후에 순차 패터닝됨으로써 원하는 접속 패턴을 형성할 수도 있다.
도 1에 도시된 바와 같이, 레지스트의 현상은 SSQ 층(14)에 영향을 주지 않는데, 그 이유는 박막 산화물층(16)에 의해 보호되기 때문이다. 이 박막 산화물층의 두께는 최종 구조에 있어서의 용량을 최소한도로 상승시키도록 설계되며 잠재적으로는 제거될 수 있다. 그러나, 레지스트 현상액은 그것이 SSQ 층(14)에 도달하는 것을 방지하는 박막 산화물층(16)이 존재하기 때문에 SSQ 유전체를 침식시킬 수 없다는 것을 알아야 한다.
도 2에 도시된 바와 같이, 레지스트층(18)에 현상되어 있는 패턴(20)에 따라 에칭이 수행되어, 박막 산화물층(16)에는 개구부(22＇)를, 그리고 SSQ 층(14)에는 리세스(22)를 형성한다. 레지스트층(18)의 패턴(20) 형성 후, 에칭 공정이 상당히 양호하게 작용되며, 그 에칭 공정은 이방성이라는 것을 유의해야 한다. 당업계에는, 도시된 것과 실질적으로 같은 결과를 제공하는 많은 공정이 공지되어 있다. 레지스트층(18)의 나머지는 윤곽이 점선으로 도시된 바와 같이 후에 스트립핑될 수 있다.
도체가 단일 다마신 공정만으로 형성되는 경우, 모든 노출된 표면을 덮도록 블랭킷 금속층(blanket metal layer)을 증착하고, 폴리싱, 등방성 에칭(isotropic etching) 또는 기타의 방법에 의해 박막 산화물층(16)까지 또는 그 산화물층을 관통하도록 패터닝될 수 있으며, 아무런 문제도 발생하지 않게 된다. 본 발명이 해결하고자 하는 문제는 이러한 도체의 일부가 칩(12) 위에 있는 전자 구조에 접속되어야 한다는 사실로부터 발생한다. 이와 같이, 도체의 일부를 전자 구조에 접속하기 위해 이중 다마신 공정에 따라 블랭킷 금속층을 증착하는 경우, 비아 형성을 위해 SSQ 층을 추가로 패터닝하여야 하는 데, 이하 이점에 대하여 도 3을 참고로 설명하겠다. [구리와 같은 저항이 작은 금속은 SSQ 재료의 에칭과 양립할 수 있는 방법으로는 쉽게 에칭되지 않으며, 비아 형성시, SSQ 재료용 마스크로서 사용될 도체를 형성하기 위해 다마신 공정을 수정하기는 어렵다. 비아의 종횡비(縱橫比) 또한 그러한 공정에 의해 증가되어 비아에 대한 금속 충전능(充塡能)(the ability to fill the vias with metal)을 저하시킨다.]
도 3에 도시된 바와 같이, 다른 한 층의 레지스트층(24)을 도포하고, 노광 및 현상하여 비아들의 위치를 획정(劃定)하도록 의도된 패턴을 형성하는데, 이들 비아의 위치는 칩(12)에 형성된 구조에 도달하도록, 특히 도 2와 관련하여 전술한 바와 같은 방법으로 에칭된다. 그러나, 레지스트의 현상 공정은 레지스트를 현상액 내로 점진적으로 용해시키는데, 이러한 현상 공정은 패터닝 노광에 의해 현상액 중에서 가용성(可溶性)으로 된 레지스트의 거의 모두가 용해될 때까지 행해져야 한다. 본 발명이 적용되지 않는 경우에, 비아 레지스트(24)내에 적절한 개구부를 형성하는 현상 공정이 완료되면 SSQ 층의 표면(28)의 노출을 피할 수 없다. 전술한 바와 같이, 현상액은 SSQ 재료를 침식시키며, 그것도 등방성으로 침식시킨다. 그러므로, 현상액은 SSQ 재료를 제거하여, 레지스트 아래에서 확장할 수 있는 공동(空洞) 또는 반응 구역을 형성할 수 있는데, 이 공동은 레지스트의 무결성과, 의도한 위치에 의도한 치수로 비아(25)를 형성하도록 후속 에칭 공정을 적절히 제어할 레지스트의 제어능 두 가지 모두를 훼손시킨다.
즉, 비아 레지스트(24)의 언더컷(28＇)이 발생된 후에 이방성 에칭 공정을 매우 잘 조절하여 행한다고 하더라도 도면 부호25가 아닌 도면 부호27로 도시된 위치 및 형상의 비아를 형성하기 쉽다. 도면에서 볼 수 있는 바와 같이, 비아(27)는 의도한 것보다는 더 크고, 또 비아(25)의 중심으로부터 중심이 이동된 불규칙한 형상이다. 그러므로, 비아를 칩(12)에 있는 구조체와 일치시키는 것이 훼손되고, 더욱이 치수 및 잠재적인 위치 오차는 칩에 있는 구조들의 단락을 초래할 수 있다.
이제 도 4를 참고하면, 본 출원의 발명자들은 특정의 바람직한 에칭액을 사용하여 도 2를 참고로 전술한 바와 같은 에칭을 수행하면, 그리고 바람직하기로는 반응성 이온 에칭 공정을 사용하면, 에칭 공정에 의해 SSQ 재료가 노출됨에따라 그 SSQ 재료의 표면에 극히 얇은 산화물 보호막(40)이 형성될 수 있다는 것을 발견하였다. 즉, 에칭 공정의 일부로서 산화물 생성 반응이 발생되는데, 이 반응은 SSQ 중합체층의 노출된 규소 원자(그리고 가능하기로는 그 재료가 에칭되기 전에 확산에 의해 수백 옹스트롬까지 도달할 수 있는 규소 원자)로 자동적으로 한정된다(self-limited).
이렇게 자동적으로 한정된 보호 산화물 보호막의 두께는 충분히 얇아서 SSQ 재료의 낮은 유전율이 심각한 영향을 받지는 않는다. 노출된 모든 규소 원자가 참여하는 표면 효과에 기인하여, 상기 산화물 보호막은 SSQ 재료의 표면을 보호하는 방식으로 신뢰성있게 형성될 수 있다. 이 산화물 보호막의 형성 직후의 에칭에 의해, 산화물 보호막의 무결성과, 단지 그 보호 기능에 충분한 정도의 매우 작은 치수로 자동적으로 한정되는 두께 모두 보장된다. 그러므로, 상기 산화물 보호막은 SSQ 재료가 제거되는 표면 전방의 극히 짧은 거리에 짧은 시간 동안만 존재하는, 본 발명에 따른 에칭 공정의 중간 생성물로 간주될 수 있다.
본 발명을 실시하는 동안 발생할 수 있는 화학 반응(들)의 어떤 특별한 이론에 집착하려는 것은 아니지만, 이제 본 발명의 실시에 적합한 두 가지 에칭 공정에 대하여 설명하겠다. 이들 공정은 당업자에게는 본 발명을 실시하기 위한 다른 에칭액 및 에칭 공정의 적합성에 관한 가이드 라인으로서의 역할을 할 것이다.
이제 설명할 공정들에는 SSQ 재료, 즉 HSQ(HSiO2/3) 및 MSQ가 안정한 이산화규소(SiO2)에 비하여 산소가 부족하다는 점이 이용되는 것으로 믿어진다. 이러한 산소 부족은 이들 재료의 중합 특성에 부수되는 것으로, 후술되는 공정은 화학 반응에 참여하여 바람직한 보호막인 SiO2를 형성하도록 추가적인 산소를 공급하는 바람직한 기술이다. 그러나, Ⅲ-Ⅴ족의 다른 반도체 재료를 기초로 한 유전체 재료와, 산화물이 아닌 가령 질화물 보호막에도 같은 기본 원리가 적용된다는 것을 이해하여야 한다. 그러나, 다른 재료들은 적합한 결과를 얻기 위하여 공정 파라메타의 임계성을 증대시킬 수도 있다.
특히, 공정과, 공정 파라메타(예컨대, 반응물의 농도), 그리고 에칭액의 선택에 있어서 중요한 인자는, 보호막(40)의 두께를 작은 치수로 유지하기 위하여, 에칭 공정이 SSQ 재료와 중간의 보호막 재료 양자 모두를 실질적으로 같은 속도로, 그리고 선택된 공정 온도에서의 SSQ 재료 중의 반응물의 확산 속도와 유사한 속도로 이방성 에칭하기에 적합해야 한다는 것이다. 그러나, 일반적으로 말한다면, SSQ 재료를 비롯하여 후술되는 공정들이 대부분 바람직한데, 그 이유는 공정 파라메타들이 특별히 임계적이지 않기 때문이다.
이와 관련하여, 본 출원의 발명자들은, 본 발명을 실시함에 있어서 어떤 SSQ재료를 사용하더라도 유사한 결과가 쉽게 얻어지지만, MSQ 보다는 HSQ의 경우가 반복 가능한 방법으로 훨씬 쉽게 조절될 수 있다는 것을 밝혔다. MSQ는 바람직한 공정 조건 하에서 반응성이 훨씬 더 크고, 따라서 제어능(制御能)이 다소 떨어지고 에칭 공정 시간과 관련하여 더 임계적인 것으로 밝혀졌다. 그러므로, HSQ를 사용하여 본 발명을 실시하는 것이 훨씬 바람직하다.
그러나, 바람직한 공정 및 그 변형례들은 에칭 공정에 의해 동시에 제거되는 과량의 반응 물질을 제공하는 조건하에서의 반응(들)을 수반한다는 것을 알아야 한다. 즉, 본 발명에 따른 반응은, 에칭 공정에서 종종 그러하듯이 에칭 대상 표면의 물질의 상대적인 농도에 의해서 진행되는 그러한 공정과는 실질적으로 상반된다. 그러므로, 본 발명에 따른 공정의 결과는 직관적으로 알 수 있는 것과는 매우 다르며, 그 특기할 만한 효과는 예기치 못한 것이다.
구체적으로 설명하면, 바람직한 제1 제거 공정은 현상 후에 남는 레지스트 패턴을 따라 SSQ 재료가 제거됨에 따라 산소 함유 플라즈마를 사용하여 레지스트를 벗기는 레지스트 스트립핑(resist stripping) 공정을 포함한다. 따라서, 이 공정은 SSQ 재료의 표면이 노출됨에 따라 그 표면에 (외부적으로) 산소 이온을 제공하고 그 노출된 표면 아래로 약 500 옹스트롬까지 SSQ 재료를 산화시켜 매우 얇은 박막 SiO2층을 형성한다. 유사한 결과가 바람직한 제2 공정에서도 얻어질 수 있는데, 이 제2 공정은 SSQ 재료가 제거됨에 따라 그 재료로부터 산소를 유리시키는 것으로 믿어지는 불화탄소에 의한 반응성 이온 에칭을 사용한다. 전술한 두 공정 모두 SiO2보호막(40)을 형성하는데, 산화물은 반도체 재료의 리소그래피 공정에 적합한 것으로 달리 알려져 있는 현상액에 대하여 실질적으로 불투과성이기 때문에, 상기 보호막은 현상액의 작용에 대해 SSQ 재료를 부합적으로 보호(cohesion protection)(예컨대, 재료를 이방성 제거하기 위해, 화학 결합의 파괴를 억제하고, 균열 및 중합체 구조의 무결성에 대한 유사한 형태의 손상을 회피하는 것)하기에 충분하다.
그러므로, 도 5에 도시된 바와 같이, 비아 레지스트(50)가 현상되어 개구부(52)를 형성하는 경우, SSQ 재료(14)는 산화에 의해 형성된 표면 산화물에 의해 또다른 층의 부가나 또는 이를 위한 공정 단계를 필요로 하지 않고 영역(40＇)에서 현상액의 작용으로부터 보호된다. 그러므로, SSQ 재료 상에서의 어떤 효과도 완전히 회피하면서 레지스트의 패터닝을 완료함으로써 비아 패턴을 형성할 수 있다.
도 6에 도시된 바와 같이, 비아는 그 후에 소정의 바람직한 공정에 의해 이방성으로 에칭되어 도 3의 도면 부호27로 도시된 바와 같이 칩상의 필요한 구조에 개구부를 정확하게 형성할 수 있으며, 이어서 비아 레지스트의 스트립핑을 행할 수 있다. 비아의 종횡비는 임의의 주어진 횡방향 치수에 대하여 필요에 따라 쉽게 조절될 수 있는 SSQ 층의 두께에 의해서만 결정되게 된다. 도 2와 관련하여 전술한 바와 같이, 접속 리세스(22)는 물론 비아 개구부에 블랭킷 금속층이 쉽게 충전된다. 그후, 블랭킷 금속층을 임의의 공지된 공정으로 평탄화하여 이중 다마신 공정에 따른 접속 및 비아 구조(60)를 완성할 수 있다. 평탄화 공정은 산화물 박막층에서 중지되거나 산화물 박막층 일부를 관통하도록 수행될 수 있으며, 산화물 박막층 전체가 제거될 수도 있다.
단 하나의 바람직한 실시예와 관련하여 본 발명을 설명하였으나, 당업자라면 본 발명이 첨부된 특허 청구 범위의 정신 및 보호 범위 내에서 수정되어 실시될 수 있다는 것을 인식할 것이다.
이상에서, 본 발명은 유전율이 낮은 SSQ 유전체에 적합한 이중 다마신 공정 및 구조를 제공한다는 것을 알 수 있다. 그러므로, 본 발명은 용량 결합을 증대시키지 않고 강한 도체들이 더욱 근접하여 배치될 수 있게 하는, 따라서 집적 밀도, 신호 전파 및 잡음여유도의 향상을 뒷받침하는 구조 및 방법을 제공한다. 본 발명에 따른 공정은 생산 수율을 크게 영향을 미칠 공정 이외의 부가적인 공정 단계 없이, 또 생산 수율이 더 낮고 저급한 구조를 초래하게 될 공정들에 비하여 저렴한 비용으로 수행될 수 있고, 나아가 원하는 구조를 형성할 수 있다. 본 발명에 따른 방법은 전술한 유동성 산화물 재료인 SSQ와 레지스트 현상액에 적용되는 외에도, 다른 형태의 보호가 현실적으로으로 또는 경제적으로 사용 가능하지 않은 경우, 많은 종류의 물질 또는 적어도 정해진 물질에 대하여 불투과성인 표면 보호 박막(protective surface covering)을 제공하기 위하여 적용될 수 있다. 본 발명에 따른 공정은 임의로 반복되어 복수의 이중 다마신 층 구조를 형성하거나, 단일 층에 대하여 3회 이상의 개별적인 패터닝 작업을 행하거나, 또는 이들 모두를 행할 수 있다.

Claims (12)

  1. 재료의 표면에 레지스트를 증착한 후 부분적으로 제거하여 레지스트 패턴을 형성하는 제1 레지스트 패턴 형성 단계와;
    상기 레지스트 패턴을 따라 상기 재료의 일부를 제거하는 제1 제거 단계로서, 상기 재료가 제거됨에 따라 이 재료의 노출된 표면에는, 후속의 제2 레지스트 패턴 형성 단계에서 레지스트를 부분적으로 제거하기 위하여 사용되는 물질에 대하여 비반응성인 박막이 상기 재료 제거 과정의 중간 생성물로서 형성되는 것인 제1 제거 단계와;
    상기 중간 생성물 박막의 표면 위에 레지스트를 증착한 후 부분적으로 제거하여 추가의 레지스트 패턴을 형성하는 제2 레지스트 패턴 형성 단계와;
    상기 추가의 레지스트 패턴을 따라 상기 박막의 일부를 제거함과 아울러 상기 재료를 추가로 제거하는 제2 제거 단계
    를 포함하는 것인 반도체 소자 제조 방법.
  2. 제1항에 있어서, 상기 재료의 일부를 제거하는 제1 제거 단계는 산소 플라즈마에 의한 레지스트 스트립핑 공정을 포함하는 것인 반도체 소자 제조 방법.
  3. 제1항에 있어서, 상기 재료의 일부를 제거하는 제1 제거 단계는 불화 탄소에 의한 반응성 이온 에칭 공정을 포함하는 것인 반도체 소자 제조 방법.
  4. 제1항에 있어서, 상기 재료는 실세스퀴옥산(SSQ) 재료인 반도체 소자 제조방법.
  5. 삭제
  6. 삭제
  7. 제4항에 있어서, 상기 실세스퀴옥산 재료는 수소 실세스퀴옥산(HSSQ) 및 메틸 실세스퀴옥산(MSSQ)을 포함하는 군으로부터 선택되는 반도체 소자 제조 방법.
  8. 삭제
  9. 삭제
  10. 반도체 소자에 있어서,
    실세스퀴옥산 재료 층과,
    상기 실세스퀴옥산 재료의 표면에 있는 홈에 형성된 다마신 도체와,
    상기 실세스퀴옥산 재료를 관통하여 연장하고 상기 홈 내에서 상기 다마신 도체 아래에 배치된 비아와,
    상기 홈 내의 상기 실세스퀴옥산 재료의 산화된 표면으로서, 상기 반도체 소자의 형성 과정에서 상기 실세스퀴옥산 재료상에 배치되는 레지스트 패턴을 제거하는 데 사용되는 물질에 대하여 비반응성인 박막을 형성하는 것인 산화된 표면
    을 구비하는 것인 반도체 소자.
  11. 제10항에 있어서, 상기 실세스퀴옥산 재료는 수소 실세스퀴옥산(HSSQ) 및 메틸 실세스퀴옥산(MSSQ)으로 이루어지는 군으로부터 선택되는 것인 반도체 소자.
  12. 제1항 내지 제4항 및 제7항 중 어느 하나의 항에 따른 방법에 의해 제조된 반도체 소자.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060263531A1 (en) * 2003-12-18 2006-11-23 Lichtenhan Joseph D Polyhedral oligomeric silsesquioxanes as glass forming coatings
US6677680B2 (en) * 2001-02-28 2004-01-13 International Business Machines Corporation Hybrid low-k interconnect structure comprised of 2 spin-on dielectric materials
US6537908B2 (en) * 2001-02-28 2003-03-25 International Business Machines Corporation Method for dual-damascence patterning of low-k interconnects using spin-on distributed hardmask
US6919266B2 (en) * 2001-07-24 2005-07-19 Micron Technology, Inc. Copper technology for ULSI metallization
US20030155657A1 (en) 2002-02-14 2003-08-21 Nec Electronics Corporation Manufacturing method of semiconductor device
JP2004165613A (ja) * 2002-06-03 2004-06-10 Shipley Co Llc 電子デバイスの製造
SE521977C2 (sv) * 2002-06-20 2003-12-23 Mobile Media Group Stockholm A Metod och apparat för att formatera en webbtjänst
DE10260615B4 (de) * 2002-12-23 2009-01-29 Advanced Micro Devices, Inc., Sunnyvale Technik zum Verringern der Lackvergiftung bei der Herstellung einer Metallisierungsschicht mit einem Dielektrikum mit kleinem ε
KR100779793B1 (ko) * 2003-08-12 2007-11-27 가부시끼가이샤 르네사스 테크놀로지 반도체 장치
JP2005064226A (ja) * 2003-08-12 2005-03-10 Renesas Technology Corp 配線構造
TW200528462A (en) * 2003-12-18 2005-09-01 Hybrid Plastics Llc Polyhedral oligomeric silsesquioxanes and metallized polyhedral oligomeric silsesquioxanes as coatings, composites and additives

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5087591A (en) 1985-01-22 1992-02-11 Texas Instruments Incorporated Contact etch process
US5085893A (en) 1989-07-28 1992-02-04 Dow Corning Corporation Process for forming a coating on a substrate using a silsesquioxane resin
US5300813A (en) 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US5612254A (en) 1992-06-29 1997-03-18 Intel Corporation Methods of forming an interconnect on a semiconductor substrate
JP3214186B2 (ja) * 1993-10-07 2001-10-02 三菱電機株式会社 半導体装置の製造方法
US5472913A (en) 1994-08-05 1995-12-05 Texas Instruments Incorporated Method of fabricating porous dielectric material with a passivation layer for electronics applications
US5521406A (en) 1994-08-31 1996-05-28 Texas Instruments Incorporated Integrated circuit with improved thermal impedance
US5635423A (en) * 1994-10-11 1997-06-03 Advanced Micro Devices, Inc. Simplified dual damascene process for multi-level metallization and interconnection structure
US5530293A (en) 1994-11-28 1996-06-25 International Business Machines Corporation Carbon-free hydrogen silsesquioxane with dielectric constant less than 3.2 annealed in hydrogen for integrated circuits
US5656543A (en) 1995-02-03 1997-08-12 National Semiconductor Corporation Fabrication of integrated circuits with borderless vias
US5705430A (en) 1995-06-07 1998-01-06 Advanced Micro Devices, Inc. Dual damascene with a sacrificial via fill
JP3149739B2 (ja) 1995-07-14 2001-03-26 ヤマハ株式会社 多層配線形成法
JP3070450B2 (ja) 1995-07-14 2000-07-31 ヤマハ株式会社 多層配線形成法
EP0792513A1 (en) 1995-09-14 1997-09-03 Advanced Micro Devices, Inc. Damascene process for reduced feature size
US5714418A (en) 1995-11-08 1998-02-03 Intel Corporation Diffusion barrier for electrical interconnects in an integrated circuit
US5668054A (en) 1996-01-11 1997-09-16 United Microelectronics Corporation Process for fabricating tantalum nitride diffusion barrier for copper matallization
US5818111A (en) 1997-03-21 1998-10-06 Texas Instruments Incorporated Low capacitance interconnect structures in integrated circuits using a stack of low dielectric materials
US5904565A (en) * 1997-07-17 1999-05-18 Sharp Microelectronics Technology, Inc. Low resistance contact between integrated circuit metal levels and method for same
JP3193335B2 (ja) * 1997-12-12 2001-07-30 松下電器産業株式会社 半導体装置の製造方法
US5888309A (en) * 1997-12-29 1999-03-30 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral etch inhibited multiple for forming a via through a microelectronics layer susceptible to etching within a fluorine containing plasma followed by an oxygen containing plasma
US6197696B1 (en) * 1998-03-26 2001-03-06 Matsushita Electric Industrial Co., Ltd. Method for forming interconnection structure
US6025259A (en) * 1998-07-02 2000-02-15 Advanced Micro Devices, Inc. Dual damascene process using high selectivity boundary layers
TW374948B (en) * 1998-07-28 1999-11-21 United Microelectronics Corp Method of prevention of poisoning trenches in dual damascene process structures and dielectric layer windows
US6136729A (en) * 1998-08-12 2000-10-24 Advanced Micro Devices, Inc. Method for improving semiconductor dielectrics
US6017817A (en) * 1999-05-10 2000-01-25 United Microelectronics Corp. Method of fabricating dual damascene
US6211063B1 (en) * 1999-05-25 2001-04-03 Taiwan Semiconductor Manufacturing Company Method to fabricate self-aligned dual damascene structures
US6348736B1 (en) * 1999-10-29 2002-02-19 International Business Machines Corporation In situ formation of protective layer on silsesquioxane dielectric for dual damascene process
US6251753B1 (en) * 1999-11-23 2001-06-26 Ching-Fa Yeh Method of sidewall capping for degradation-free damascene trenches of low dielectric constant dielectric by selective liquid-phase deposition

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Publication number Publication date
US6479884B2 (en) 2002-11-12
JP2001024060A (ja) 2001-01-26
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