KR20040056031A - 반도체 소자의 구리배선 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 구리 배선 형성 방법에 관한 것으로, 전기도금법으로 구리를 형성하기 이전에 시드층 표면에 잔류하는 파티클을 DI 린스와 브러쉬를 이용한 스크러빙을 실시하여 제거함으로써 표면에 파티클이 잔류하지 않는 구리층을 형성하여 수율을 향상시킬 수 있는 반도체 소자의 구리 배선 형성 방법이 제시된다.

Description

반도체 소자의 구리 배선 형성 방법{Method of forming a copper wiring in a semiconductor device}
본 발명은 반도체 소자의 구리 배선 형성 방법에 관한 것으로, 특히 전기도금법으로 구리를 형성하기 이전에 시드층 표면에 잔류하는 파티클을 DI 린스와 브러쉬를 이용한 스크러빙을 실시하여 제거함으로써 표면에 파티클이 잔류하지 않는 구리층을 형성하여 수율을 향상시킬 수 있는 반도체 소자의 구리 배선 형성 방법에 관한 것이다.
반도체 소자의 동작 속도를 향상시키기 위해 사용되는 구리는 식각의 어려움 때문에 다마신(damascene) 공정을 이용하여 형성한다. 다마신 공정은 식각 정지막과 층간 절연막을 다층으로 적층하고 이들을 식각하여 비아홀과 트렌치를 확정한 후 확산 방지막 및 시드층을 비아홀 및 트렌치를 포함한 전체 구조 상부에 형성하고 전기도금법으로 구리를 매립한 후 CMP 공정에 의해 구리를 연마함으로써 플러그와 금속 배선을 한번에 형성할 수 있는 공정이다.
이러한 구리는 일반적으로 시드층이 형성된 웨이퍼를 도금액에 접촉시켜 전기도금하여 구리를 형성하는 전기도금법에 의해 형성한다. 이때, 시드층의 표면에 잔류하는 파티클은 후속 구리 도금 공정에서 큰 영향을 미친다. 즉, 시드층을 형성할 때 챔버에서 떨어진 도 1(a)에 도시된 바와 같은 0.2㎛ 이하의 파티클은 구리 도금시 영향을 미치지 않지만, 0.7㎛ 이상의 파티클은 후속 구리 도금시 도 1(b)에 도시된 바와 같이 구리층 표면에 파티클로 잔류하게 된다. 따라서, 후속 CMP 공정등에 영향을 미치고 소자의 패터닝에도 큰 영향을 미친다.
본 발명의 목적은 전기도금법으로 구리층을 형성하기 이전에 시드층 표면에 잔류하는 파티클을 제거하여 구리층 표면에 파티클이 잔류하지 않도록 하는 반도체 소자의 구리 배선 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 시드층 표면을 DI 린스와 브러쉬를 이용한 스크러빙을 실시하여 시드층 표면의 파티클을 제거함으로써 전기도금법으로 형성하는 구리층 표면에 파티클이 잔류하지 않도록 하는 반도체 소자의 구리 배선 형성 방법을 제공하는데 있다.
도 1(a) 및 도 1(b)는 구리 시드층 표면에 잔류하는 파티클 및 구리 전기도금 후 구리층 표면에 잔류하는 파티클을 나타낸 사진.
도 2(a) 및 도 2(b)는 본 발명에 따른 반도체 소자의 구리 배선 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 제 1 식각 정지막
13 : 제 1 층간 절연막 14 : 제 2 식각 정지막
15 : 제 2 층간 절연막 16 : 확산 방지막
17 : 시드층 18 : 구리층
19 : 캐핑층
본 발명에 따른 반도체 소자의 구리 배선 형성 방법은 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 패터닝하여 다마신 패턴을 형성한 후 전체 구조 상부에 확산 방지막 및 시드층을 형성하는 단계와, DI 린스 및 브러쉬를 이용한 스크러빙을 실시하여 상기 시드층 표면에 잔류하는 파티클을 제거하는 단계와, 상기 다마신 패턴이 매립되도록 구리층을 형성한 후 상기 구리층을 연마하여 구리 배선을 형성하는 단계와, 전체 구조 상부에 캐핑층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.
도 2(a) 및 도 2(b)는 본 발명에 따른 반도체 소자의 구리 배선 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 소정의 구조가 형성된 반도체 기판(11) 상부에 제 1 식각 정지막(12), 제 1 층간 절연막(13), 제 2 식각 정지막(14) 및 제 2 층간 절연막(15)을 순차적으로 형성한다. 여기서, 제 1 및 제 2 식각 정지막(12 및 14)은 비아홀 및 트렌치를 형성하기 위한 식각 공정에서 과도 식각에 의한 마이크로트렌치 등이 형성되는 것을 방지하기 위해 제 1 및 제 2 층간 절연막(13 및 15)과 비교하여 식각 선택비가 우수한 막으로 형성한다. 그리고, 제 1 및 제 2 층간 절연막(13 및 15)은 저유전 절연막을 이용하여 형성한다. 다마신 공정으로 제 2 층간 절연막(15) 및 제 2 식각 정지막(14)을 식각하여 트렌치를 형성한 후 제 1 층간 절연막(13) 및 제 1 식각 정지막(12)을 식각하여 하부 배선을 노출시키는 비아홀을 형성함으로써 듀얼 다마신 패턴을 형성한다. 전체 구조 상부에 확산 방지막(16) 및 시드층(17)을 형성한다. 시드층(17) 표면에 잔류하는 파티클을 제거하는 공정으로 DI 린스와 브러쉬(brush)를 이용한 스크러빙(scrubbing)을 실시하여 구리 증착에영향을 미치는 0.7㎛ 이상의 파티클을 제거하여 구리 증착의 파티클 소오스를 제거한다.
도 2(b)를 참조하면, 시드층(17) 표면의 파티클을 제거한 후 비아홀 및 트렌치가 매립되도록 전체 구조 상부에 구리층(18)을 형성한다. CMP 공정을 실시하여 구리층(18), 시드층(17) 및 확산 방지막(16)을 연마하여 구리 배선을 형성한다. 그리고, 구리 배선의 외부 확산을 방지하기 위해 캐핑층(19)을 형성한다.
상술한 바와 같이 본 발명에 의하면 전기도금법으로 구리를 형성하기 이전에 시드층 표면에 잔류하는 파티클을 DI 린스와 브러쉬를 이용한 스크러빙을 실시하여 제거함으로써 표면에 파티클이 잔류하지 않는 구리층을 형성하여 수율을 향상시킬 수 있다.

Claims (1)

  1. 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 패터닝하여 다마신 패턴을 형성한 후 전체 구조 상부에 확산 방지막 및 시드층을 형성하는 단계;
    DI 린스 및 브러쉬를 이용한 스크러빙을 실시하여 상기 시드층 표면에 잔류하는 파티클을 제거하는 단계;
    상기 다마신 패턴이 매립되도록 구리층을 형성한 후 상기 구리층을 연마하여 구리 배선을 형성하는 단계; 및
    전체 구조 상부에 캐핑층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
KR1020020082552A 2002-12-23 2002-12-23 반도체 소자의 구리배선 형성 방법 KR20040056031A (ko)

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