KR20020051041A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 정렬(Align) 마진 및 공정의 용이성을 향상시키기 위한 반도체 소자의 제조방법에 관한 것으로, 반도체 기판의 일영역상에 금속막을 형성하고 상기 금속막을 포함한 반도체 기판의 전면에 제 1 베리어 금속막을 증착하는 단계와, 상기 제 1 베리어 금속막상에 제 1 층간 절연막을 형성하고 상기 베리어 금속막이 노출되도록 제 1 층간 절연막을 선택적으로 제거하여 비아홀을 형성하는 단계와, 상기 비아홀을 포함한 반도체 기판의 표면상에 제 1 베리어 금속막을 형성하고 상기 비아홀 내부에 도전성 물질을 매립하여 비아를 형성하는 단계와, 상기 반도체 기판의 전면에 제 2 층간 절연막을 형성하고 상기 비아 및 그에 인접한 영역 상부의 상기 제 2 베리어 금속막이 노출되도록 상기 제 2 층간 절연막을 선택적으로 제거하여 트렌치를 형성하는 단계와, 상기 반도체 기판의 표면상에 제 3 베리어 금속막을 형성하고 상기 트렌치 내부에 도전성 물질을 매립하여 플러그를 형성하는 단계를 포함하여 형성한다.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 듀얼 다마신 공정의 정렬 마진 및 공정의 용이성을 향상시키기 위한 반도체 소자의 제조방법에 관한 것이다.
최근, 반도체 소자의 제조 공정은 후속 공정인 금속선 형성 공정에서 금속의 저항 성분(R : Resistance)과 절연막의 용량 성분(C : Capacitance)에 기인하는 RC 딜레이(Delay)를 감소시키고자 알루미늄 대신 구리, 산화막 대신 낮은 절연상수를 갖는 절연막을 이용하여 듀얼 다마신 공정을 실시하고 있다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조공정 단면도이다.
종래 반도체 소자의 제조방법은 도 1a에 도시된 바와 같이, 반도체 기판(11)상에 제 1 층간 절연막(12)을 증착하고 포토 및 식각 공정으로 상기 반도체 기판(11)의 일영역이 노출되도록 상기 제 1 층간 절연막(12)을 선택적으로 제거하여 홀을 형성한다.
여기서, 상기 제 1 층간 절연막(12)은 3 이하의 절연 상수를 갖는 절연 물질로 형성한다.
그리고, 상기 홀을 포함한 반도체 기판(11)의 전면에 구리(Cu)막을 증착하고 상기 홀 내부에만 남도록 평탄화 공정을 실시하여 하부 금속막(13)을 형성한다.
그리고, 상기 반도체 기판(11)상에 제 1 베리어막(14)과, 제 2 층간 절연막(15)과, 제 2 베리어막(16)과, 제 3 층간 절연막(17)을 차례로 형성한다.
여기서, 상기 제 2, 제 3 층간 절연막(15)(17)은 3 이하의 절연상수를 갖는 절연 물질로 형성하고, 상기 제 1, 제 2 베리어막(14)(16)은 질화막으로 형성한다.
그리고, 상기 제 3 층간 절연막(17)상에 제 1 포토레지스트(18)를 도포하고노광 및 현상 공정으로 상기 제 3 층간 절연막(17)의 일부분이 노출되도록 상기 제 1 포토레지스트(18)를 선택적으로 패터닝한다.
그리고, 도 1b에 도시된 바와 같이 상기 패터닝된 제 1 포토레지스트(18)를 마스크로 이용하여 상기 하부 금속막(13)이 노출되도록 상기 제 3 층간 절연막(17)과, 제 2 베리어막(16)과, 제 2 층간 절연막(15)과, 제 1 베리어막(14)을 차례로 제거하여 비아홀(19)을 형성한 후, 상기 제 1 포토레지스트(18)를 제거한다.
이때, 상기 패터닝된 제 1 포토레지스트(18)와 하부 금속막(13)간의 오정렬 발생으로 인하여 A 영역에 도시된 바와 같이, 상기 하부 금속막(13) 일측의 상기 제 1 층간 절연막(12)에 슬릿(Slit) 형태의 홈이 형성된다.
또한, 상기 제 1 베리어막(14)이 식각됨에 따라 노출되는 상기 하부 금속막(13) 표면의 구리 입자가 스퍼터링(Sputtering)되어 상기 비아홀(19)의 측면에 부착되게 된다.
그리고, 도 1c에 도시된 바와 같이 상기 반도체 기판(11)의 전면에 제 2 포토레지스트(18a)를 도포하고, 노광 및 현상 공정으로 상기 비아홀(19) 및 그에 인접한 상기 제 3 층간 절연막(17)이 노출되도록 상기 제 2 포토레지스트(18a)를 선택적으로 패터닝한다.
그리고, 상기 패터닝된 제 2 포토레지스트(18a)를 마스크로 이용하여 상기 제 2 베리어막(16)이 노출되도록 상기 제 3 층간 절연막(17)을 선택적으로 제거하여 트렌치(20)를 형성한 후, 상기 제 2 포토레지스트(18a)를 제거한다.
상기 공정에서 상기 제 2 베리어막(16)과 제 3 층간 절연막(17)간의 식각 선택비가 부족함으로 인하여 상기 트렌치(20) 하부의 비아홀(19) 가장자리에 패싯(Facet) 현상이 발생되게 된다.
그리고, 도면에는 도시하지 않았지만 상기 비아홀(19) 및 트렌치(20)를 포함한 반도체 기판(11)의 전면에 도전성 물질을 증착하고, 상기 비아홀(19) 및 트렌치(20) 내부에만 남도록 상기 도전성 물질을 선택적으로 제거하여 플러그(20a)를 형성한다.
이때, 상기 슬릿 형태의 홈에 도전성 물질이 채워지지 않음으로 인하여 상기 플러그(20a) 하부에 보이드(B)가 발생되게 된다.
그러나, 상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
첫째, 오정렬로 인하여 플러그 내부에 보이드가 발생되므로 소자의 전기적 특성이 열화된다.
둘째, 오정렬로 인하여 하부 금속막과 플러그간의 계면 면적이 감소되므로 소자의 동작 특성이 열화된다.
둘째, 하부 금속의 구리 원자가 층간 절연막의 측면에 부착됨으로 인하여 소자의 절연 특성이 저하된다.
셋째, 베리어막으로 질화막을 이용하므로 절연상수가 증가되므로 소자의 동작 속도가 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 오정렬 문제와 실효 절연 상수 증가 문제를 개선시키어 소자의 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조공정 단면도
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도
도면의 주요 부분에 대한 부호 설명
21 : 반도체 기판 22 : 제 1 층간 절연막
23 : 하부 금속막 24 : 제 1 베리어 금속막
25 : 제 2 층간 절연막 26 : 포토레지스트
27 : 비아홀 28 : 제 2 베리어 금속막
29 : 비아 30 : 제 3 층간 절연막
31 : 제 3 베리어 금속막 32 : 구리막
32a : 플러그
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판상에 금속막을 형성하고 상기 금속막을 포함한 반도체 기판의 전면에 제 1 베리어 금속막을 증착하는 단계와, 상기 제 1 베리어 금속막상에 제 1 층간 절연막을 형성하고 상기 베리어 금속막이 노출되도록 제 1 층간 절연막을 선택적으로 제거하여 비아홀을 형성하는 단계와, 상기 비아홀을 포함한 반도체 기판의 표면상에 제 1 베리어 금속막을 형성하고 상기 비아홀 내부에 도전성 물질을 매립하여 비아를 형성하는 단계와, 상기 반도체 기판의 전면에 제 2 층간 절연막을 형성하고 상기 비아 및 그에 인접한 영역 상부의 상기 제 2 베리어 금속막이 노출되도록 상기 제 2 층간 절연막을 선택적으로 제거하여 트렌치를 형성하는 단계와, 상기 반도체 기판의 표면상에 제 3 베리어 금속막을 형성하고 상기 트렌치 내부에 도전성 물질을 매립하여 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은 도 2a에 도시된 바와 같이, 반도체 기판(21)상에 제 1 층간 절연막(22)을 증착하고 포토 및 식각 공정으로상기 반도체 기판(21)의 일영역이 노출되도록 상기 제 1 층간 절연막(22)을 선택적으로 제거하여 홀을 형성한다.
여기서, 상기 제 1 층간 절연막(22)은 3 이하의 절연 상수를 갖는 절연 물질로 형성한다.
그리고, 상기 홀을 포함한 반도체 기판(21)의 전면에 구리(Cu)막을 증착하고 상기 홀 내부에만 남도록 평탄화 공정을 실시하여 하부 금속막(23)을 형성한다.
그리고, 상기 반도체 기판(21)의 표면상에 제 1 베리어 금속막(24)을 증착하고, 상기 제 1 베리어 금속막(24)상에 제 2 층간 절연막(25)을 형성한다.
여기서, 상기 제 2 층간 절연막(25)은 낮은 절연 상수를 갖는 물질로 형성한다.
그리고, 상기 제 2 층간 절연막(25)상에 포토레지스트(26)를 도포하고 노광 및 현상 공정으로 상기 제 2 층간 절연막(25)의 일영역이 노출되도록 상기 포토레지스트(26)를 선택적으로 패터닝한다.
그리고, 상기 패터닝된 포토레지스트(26)를 마스크로 이용하여 상기 제 2 층간 절연막(25)을 제거하여 비아홀(27)을 형성한 후, 상기 포토레지스트(26)를 제거한다.
그리고, 도 2b에 도시된 바와 같이 상기 반도체 기판(21)의 전표면상에 제 2 베리어 금속막(28)을 증착한 후, 선택적 CVD 공정으로 상기 비아홀(27) 내부에 구리(Cu)를 매립하여 비아(29)를 형성한다.
그리고, 도 2c에 도시된 바와 같이 상기 반도체 기판(21)의 전면에 제 3 층간 절연막(30)을 형성한다.
여기서, 상기 제 3 층간 절연막(30)은 낮은 절연상수를 갖는 물질로 형성한다.
그리고, 도 2d에 도시된 바와 같이, 포토 및 식각 공정으로 상기 비아(29) 및 그에 인접한 상기 제 2 베리어 금속막(28)이 노출되도록 상기 제 3 층간 절연막(30)을 선택적으로 제거하여 트렌치를 형성한다.
그리고, 상기 제 3 층간 절연막(30)을 포함한 반도체 기판(21)의 표면에 제 3 베리어 금속막(31)을 증착한다.
그리고, 상기 트렌치를 포함한 반도체 기판(21)상에 구리막(32)을 증착한다.
그리고, 전기적 평탄화(EP : Electro Plating) 공정으로 상기 제 3 베리어 금속막(31)이 노출되도록 상기 구리막(32)을 제거하여 플러그(32a)를 형성하여 본 발명의 반도체 소자를 완성한다.
상기와 같은 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 싱글 다마신 공정으로 비아홀을 형성하므로 오정렬로 인한 패턴 불량을 방지하여 소자의 프로파일을 향상시킬 수 있다.
둘째, 선택적 CVD 방법으로 구리를 증착하므로 CMP 등의 공정 부담을 줄일 수 있다.
셋째, 싱글 다마신 공정을 실시하여 식각 선택비 문제를 제거되어 베리어 절연막을 형성하지 않아도 되므로 실효 절연 상수값을 줄일 수 있으므로 소자의 동작특성을 향상시킬 수 있다.
Claims (4)
- 반도체 기판상에 금속막을 형성하고 상기 금속막을 포함한 반도체 기판의 전면에 제 1 베리어 금속막을 증착하는 단계;상기 제 1 베리어 금속막상에 제 1 층간 절연막을 형성하고 상기 베리어 금속막이 노출되도록 제 1 층간 절연막을 선택적으로 제거하여 비아홀을 형성하는 단계;상기 비아홀을 포함한 반도체 기판의 표면상에 제 1 베리어 금속막을 형성하고 상기 비아홀 내부에 도전성 물질을 매립하여 비아를 형성하는 단계;상기 반도체 기판의 전면에 제 2 층간 절연막을 형성하고 상기 비아 및 그에 인접한 영역 상부의 상기 제 2 베리어 금속막이 노출되도록 상기 제 2 층간 절연막을 선택적으로 제거하여 트렌치를 형성하는 단계;상기 반도체 기판의 표면상에 제 3 베리어 금속막을 형성하고 상기 트렌치 내부에 도전성 물질을 매립하여 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 층간 절연막과 제 2 층간 절연막은 낮은 절연 상수를 갖는 물질로 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 비아홀에 선택적 화학기상증착법으로 도전성 물질을매립하여 상기 비아를 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 트렌치를 포함한 반도체 기판의 전면에 도전성 물질을 증착한 후, 전기적 평탄화 공정으로 상기 트렌치 내부에만 남도록 상기 도전성 물질을 선택적으로 제거하여 플러그를 형성함을 특징으로 하는 반도체 소자의 제조방법.
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